JPH0445533A - バイアスecr―cvd法による埋め込み平坦化方法 - Google Patents
バイアスecr―cvd法による埋め込み平坦化方法Info
- Publication number
- JPH0445533A JPH0445533A JP2154232A JP15423290A JPH0445533A JP H0445533 A JPH0445533 A JP H0445533A JP 2154232 A JP2154232 A JP 2154232A JP 15423290 A JP15423290 A JP 15423290A JP H0445533 A JPH0445533 A JP H0445533A
- Authority
- JP
- Japan
- Prior art keywords
- embedding
- bias ecr
- deposition
- aspect ratio
- recess
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 25
- 230000008021 deposition Effects 0.000 claims abstract description 43
- 238000000151 deposition Methods 0.000 claims description 42
- 238000005229 chemical vapour deposition Methods 0.000 claims description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 18
- 239000010703 silicon Substances 0.000 claims description 18
- 238000011049 filling Methods 0.000 claims description 12
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 8
- 229910052990 silicon hydride Inorganic materials 0.000 claims description 5
- 239000000758 substrate Substances 0.000 abstract description 8
- 238000010276 construction Methods 0.000 abstract 1
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 239000007789 gas Substances 0.000 description 44
- 239000010408 film Substances 0.000 description 37
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 5
- 229910052799 carbon Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- UCXUKTLCVSGCNR-UHFFFAOYSA-N diethylsilane Chemical compound CC[SiH2]CC UCXUKTLCVSGCNR-UHFFFAOYSA-N 0.000 description 2
- 239000012776 electronic material Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- UBEDKMYHTMGYIE-UHFFFAOYSA-N 1,2,3,4-tetramethyltetrasiletane Chemical compound C[SiH]1[SiH](C)[SiH](C)[SiH]1C UBEDKMYHTMGYIE-UHFFFAOYSA-N 0.000 description 1
- 208000030853 Asthma-Chronic Obstructive Pulmonary Disease Overlap Syndrome Diseases 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002605 large molecules Chemical class 0.000 description 1
- 229920002521 macromolecule Polymers 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 125000000962 organic group Chemical group 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- -1 silane Chemical compound 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
- H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
- H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
- H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/31604—Deposition from a gas or vapour
- H01L21/31608—Deposition of SiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/025—Deposition multi-step
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/026—Deposition thru hole in mask
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/043—Dual dielectric
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/118—Oxide films
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/169—Vacuum deposition, e.g. including molecular beam epitaxy
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Formation Of Insulating Films (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序で本発明を説明する。
産業上の利用分野
発明の概要
従来の技術
発明の目的
問題点を解決するための手段
作用
実施例
実施例=1
実施例−2
実施例−3
発明の効果
〔産業上の利用分野〕
本発明は、バイアスECR−CVD法による埋め込み平
坦化方法に関する0本発明は、例えば、各種開口が形成
された下地を埋め込み平坦化して回路構造を得る半導体
装置の製造方法等、各種電子材料の製造の際の埋め込み
平坦化方法として利用できる。
坦化方法に関する0本発明は、例えば、各種開口が形成
された下地を埋め込み平坦化して回路構造を得る半導体
装置の製造方法等、各種電子材料の製造の際の埋め込み
平坦化方法として利用できる。
本出願の請求項1の発明は、幅x、深さyの凹部を有す
る下地をバイアスECR−CVD法により埋め込み平坦
化する際、垂直方向への堆積速度の水平方向への堆積速
度に対する比aを、y の値にしたことによって、埋め込み中の凹部のアスペク
ト比を凹部の当初のアスペクト比と等しく保つことによ
り、中空等の生じない被覆性の良好な埋め込み平坦化を
達成したものである。
る下地をバイアスECR−CVD法により埋め込み平坦
化する際、垂直方向への堆積速度の水平方向への堆積速
度に対する比aを、y の値にしたことによって、埋め込み中の凹部のアスペク
ト比を凹部の当初のアスペクト比と等しく保つことによ
り、中空等の生じない被覆性の良好な埋め込み平坦化を
達成したものである。
本出願の請求項2の発明は、凹部を有する下地をバイア
スECR−CVD法により埋め込み平坦化する際、含珪
素有機ガスを含有するガス系を用いて堆積を行うことに
よって、下地のパターン形状による堆積厚の依存性を無
くし、均一で、かつ中空等の生じない被覆性の良好な埋
め込み平坦化を達成したものである。
スECR−CVD法により埋め込み平坦化する際、含珪
素有機ガスを含有するガス系を用いて堆積を行うことに
よって、下地のパターン形状による堆積厚の依存性を無
くし、均一で、かつ中空等の生じない被覆性の良好な埋
め込み平坦化を達成したものである。
本出願の請求項3の発明は、凹部を有する下地をバイア
スECR−CVD法により埋め込み平坦化する際、含珪
素有機ガスを含有するガスを用いた堆積と、水素化珪素
を含有するガスを用いた堆積とを交互に行うことによっ
て、下地のパターン形状による堆積厚の依存性を無くし
、均一で、かつ中空等の生じない被覆性の良好な埋め込
み平坦化を達成するとともに、含珪素有機ガスによりカ
ーボンリッチになることに伴う問題点を解決するように
したものである。
スECR−CVD法により埋め込み平坦化する際、含珪
素有機ガスを含有するガスを用いた堆積と、水素化珪素
を含有するガスを用いた堆積とを交互に行うことによっ
て、下地のパターン形状による堆積厚の依存性を無くし
、均一で、かつ中空等の生じない被覆性の良好な埋め込
み平坦化を達成するとともに、含珪素有機ガスによりカ
ーボンリッチになることに伴う問題点を解決するように
したものである。
電子材料の微細化が進む中で、基板等の下地の凹部を埋
め込み平坦化する技術についても、−層の改良が望まれ
ている。
め込み平坦化する技術についても、−層の改良が望まれ
ている。
例えば、半導体集積回路の微細化・高集積化に伴い、従
来のLOGO3(選択酸化法)や改良しacosに替わ
り、新しい素子分離技術が要求されており、そのひとつ
にシャロートレンチアーイソレーション法がある。これ
は、シリコン基板等の基体中に、通常、ドライエツチン
グにより0.3〜1.0μm程度、より好ましくは0.
1〜1.0.czm程度のトレンチ(溝)を形成し、該
トレンチ部をSiO□などの絶縁膜で埋め込んでこれを
素子分離領域とするものである。該トレンチアイソレー
ション法は、微細でかつアスペクト比の大きいトレンチ
を埋め込むので、かかる埋め込みを良好に信頼性高く達
成できる技術が望まれている。
来のLOGO3(選択酸化法)や改良しacosに替わ
り、新しい素子分離技術が要求されており、そのひとつ
にシャロートレンチアーイソレーション法がある。これ
は、シリコン基板等の基体中に、通常、ドライエツチン
グにより0.3〜1.0μm程度、より好ましくは0.
1〜1.0.czm程度のトレンチ(溝)を形成し、該
トレンチ部をSiO□などの絶縁膜で埋め込んでこれを
素子分離領域とするものである。該トレンチアイソレー
ション法は、微細でかつアスペクト比の大きいトレンチ
を埋め込むので、かかる埋め込みを良好に信頼性高く達
成できる技術が望まれている。
このようなトレンチ埋め込み平坦化には、高アスペクト
比のトレンチを埋め込む場合のその埋め込み能力の高い
バイアスECR−CVD法が有効であり、本出願人もこ
れに関連する技術について鋭意開発に努めてきた。バイ
アスECR−CVD法は、周知の如く、エツチングと堆
積とを同時進行的に行うものであり、凹部の埋め込み等
、平坦な層を形成するために有効に用いることができる
。
比のトレンチを埋め込む場合のその埋め込み能力の高い
バイアスECR−CVD法が有効であり、本出願人もこ
れに関連する技術について鋭意開発に努めてきた。バイ
アスECR−CVD法は、周知の如く、エツチングと堆
積とを同時進行的に行うものであり、凹部の埋め込み等
、平坦な層を形成するために有効に用いることができる
。
しかし、単にバイアスECR−CVDを用いて凹部を埋
め込む方法では、第6図に示すように、側壁と底部への
堆積量が同じであると、埋め込みが進むにつれて、残っ
た被埋め込み凹部のアスペクト比が大きくなってしまう
という欠点があった。
め込む方法では、第6図に示すように、側壁と底部への
堆積量が同じであると、埋め込みが進むにつれて、残っ
た被埋め込み凹部のアスペクト比が大きくなってしまう
という欠点があった。
即ち第6図(a)に示すのは、基体1に形成されたアス
ペクト比2.9の凹部10a及び同1.8の凹部10b
を埋め込む場合であり、図中の1〜9の数字は、堆積に
より形成されたCVD層を、形成される順に模式的に記
したものである。図示の場合は、凹部の側壁への堆積速
度と、底面への堆積速度は等しい場合であり、かつ、エ
ツチング速度と堆積速度とが等しくなる面角度は、40
°と70°と仮定しである。第6図(a)の堆積により
形成される層順、特に凹部10a、10bにおける符号
1゜2.3の層から明らかなように、水平方向と垂直方
向との堆積速度が等しいとき、埋め込まれる途中の凹部
は、埋め込みに伴って順次アスペクト比が大きくなって
いることがわかる。これは、第6図(b)に示すアスペ
クト比の小さい凹部10cの場合は余り問題ではないが
、アスペクト比が大きくなると、この問題が重要である
。
ペクト比2.9の凹部10a及び同1.8の凹部10b
を埋め込む場合であり、図中の1〜9の数字は、堆積に
より形成されたCVD層を、形成される順に模式的に記
したものである。図示の場合は、凹部の側壁への堆積速
度と、底面への堆積速度は等しい場合であり、かつ、エ
ツチング速度と堆積速度とが等しくなる面角度は、40
°と70°と仮定しである。第6図(a)の堆積により
形成される層順、特に凹部10a、10bにおける符号
1゜2.3の層から明らかなように、水平方向と垂直方
向との堆積速度が等しいとき、埋め込まれる途中の凹部
は、埋め込みに伴って順次アスペクト比が大きくなって
いることがわかる。これは、第6図(b)に示すアスペ
クト比の小さい凹部10cの場合は余り問題ではないが
、アスペクト比が大きくなると、この問題が重要である
。
このように、埋め込み途上でアスペクト比が大きくなる
と、良好な埋め込みが達成できないで、中空部(voi
d)が生ずるなどの問題の起こるおそれがある。
と、良好な埋め込みが達成できないで、中空部(voi
d)が生ずるなどの問題の起こるおそれがある。
また、別の問題として、このバイアスECR−CVD法
による埋め込み方法には、埋め込みにパターン依存性が
あり、第7図に示すように、広い凹部10cでは、アス
ペクト比の大きい凹部10a。
による埋め込み方法には、埋め込みにパターン依存性が
あり、第7図に示すように、広い凹部10cでは、アス
ペクト比の大きい凹部10a。
10b()レンチ部)より、埋め込み膜厚が多少薄くな
るということがある。そのため、広い凹部10cを丁度
埋め込むと、凹部10a、10b上には、第7図に!で
示す分だけ堆積層が大きくなる。よってマスク合わせを
1度のみにして適正なトレンチ(凹部10a、10b)
埋め込みを行うと、広い凹部10cの埋め込み厚が薄く
なってしまうという欠点があった。また逆に、広い凹部
10cを適正に埋め込んで、上記lの分だけ凹部10a
、10b上に堆積層を大きくした場合には、後でこの余
分のlの分のSingを除去しなければならず、この除
去のためには、2度のマスク合わせの必要があり、工程
が煩雑になるとともに、マスク合わせのずれが発生する
おそれがあった。(この問題については、本出願人によ
る平成元年10月25日出願の特願平1−277931
号に詳しい)。
るということがある。そのため、広い凹部10cを丁度
埋め込むと、凹部10a、10b上には、第7図に!で
示す分だけ堆積層が大きくなる。よってマスク合わせを
1度のみにして適正なトレンチ(凹部10a、10b)
埋め込みを行うと、広い凹部10cの埋め込み厚が薄く
なってしまうという欠点があった。また逆に、広い凹部
10cを適正に埋め込んで、上記lの分だけ凹部10a
、10b上に堆積層を大きくした場合には、後でこの余
分のlの分のSingを除去しなければならず、この除
去のためには、2度のマスク合わせの必要があり、工程
が煩雑になるとともに、マスク合わせのずれが発生する
おそれがあった。(この問題については、本出願人によ
る平成元年10月25日出願の特願平1−277931
号に詳しい)。
本出願の各発明は、上述した問題点を解決して、バイア
スECR−CVD法により良好な埋め込みを達成できる
技術を提供することが目的である。
スECR−CVD法により良好な埋め込みを達成できる
技術を提供することが目的である。
即ち、本出願の請求項1の発明は、埋め込み中に凹部の
アスペクト比が大きくなることを防止して、中空部など
の生じない良好な埋め込みを達成する埋め込み平坦化方
法を提供せんとするものである。
アスペクト比が大きくなることを防止して、中空部など
の生じない良好な埋め込みを達成する埋め込み平坦化方
法を提供せんとするものである。
本出願の請求項2の発明は、広い凹部と狭い凹部との埋
め込みに膜厚差を生じないようにして、容易な工程でか
つ中空部などの生じない良好な埋め込みを達成で、きる
埋め込み平坦化方法を提供せんとするものである。
め込みに膜厚差を生じないようにして、容易な工程でか
つ中空部などの生じない良好な埋め込みを達成で、きる
埋め込み平坦化方法を提供せんとするものである。
本出願の請求項3の発明は、上記請求項2の発明の目的
に加えて、膜質の安定性を一層良好記せんとするもので
ある。
に加えて、膜質の安定性を一層良好記せんとするもので
ある。
上記目的を達成するため、本出願の各発明は、以下のよ
うな構成とする。
うな構成とする。
請求項1の発明は、幅x、深さyの凹部を有する下地を
バイアスECR−CVD法により埋め込み平坦化する際
、垂直方向への堆積速度の水平方向への堆積速度に対す
る比aを、 の値にしたことを特徴とするバイアスECR−CVD法
による埋め込み平坦化方法であって、これにより上記目
的を達成したものである。
バイアスECR−CVD法により埋め込み平坦化する際
、垂直方向への堆積速度の水平方向への堆積速度に対す
る比aを、 の値にしたことを特徴とするバイアスECR−CVD法
による埋め込み平坦化方法であって、これにより上記目
的を達成したものである。
請求項2の発明は、凹部を有する下地をバイアスECR
−CVD法により埋め込み平坦化する際、含珪素有機ガ
スを含有するガス系を用いて堆積を行うことを特徴とす
るバイアスECR−CVD法による埋め込み方法であっ
て、これにより上記目的を達成したものである。
−CVD法により埋め込み平坦化する際、含珪素有機ガ
スを含有するガス系を用いて堆積を行うことを特徴とす
るバイアスECR−CVD法による埋め込み方法であっ
て、これにより上記目的を達成したものである。
請求項3の発明は、凹部を有する下地をバイアスECR
−CVD法により埋め込み平坦化する際、含珪素有機ガ
スを含有するガスを用いた堆積と、水素化珪素を含有す
るガスを用いた堆積とを交互に行うことを特徴とするバ
イアスECR−CVD法による埋め込み方法であって、
これにより上記目的を達成したものである。
−CVD法により埋め込み平坦化する際、含珪素有機ガ
スを含有するガスを用いた堆積と、水素化珪素を含有す
るガスを用いた堆積とを交互に行うことを特徴とするバ
イアスECR−CVD法による埋め込み方法であって、
これにより上記目的を達成したものである。
請求項2.3の発明において、含珪素有機ガスとは、T
E01 (テトラエトキシオキシシラン)や、DADB
S (デアセトキシ・ブタ−シャリ−ブトキシシランd
iacetoxyditertiarybutoxys
ilane) 、TMCTS (テトラメチルサイクロ
テトラシラン)、DES (ジエチルシラン)などの、
分子中に珪素と有機基とを有する化合物であるガスを言
う、このような化合物は、平坦化性能や被層性も良(、
注目されている(日刊工業新聞、90年3月2日の記事
、また、1988年春季応用物理学会予稿集30p−V
−11の赤泥らの報告、また、SEMICONDUCT
ORINTERNATIONAL、 MARCH199
0,P82〜85の論文″Selecting An
Organosilicon 5ourceFor L
PCVD 0xtde参照)。
E01 (テトラエトキシオキシシラン)や、DADB
S (デアセトキシ・ブタ−シャリ−ブトキシシランd
iacetoxyditertiarybutoxys
ilane) 、TMCTS (テトラメチルサイクロ
テトラシラン)、DES (ジエチルシラン)などの、
分子中に珪素と有機基とを有する化合物であるガスを言
う、このような化合物は、平坦化性能や被層性も良(、
注目されている(日刊工業新聞、90年3月2日の記事
、また、1988年春季応用物理学会予稿集30p−V
−11の赤泥らの報告、また、SEMICONDUCT
ORINTERNATIONAL、 MARCH199
0,P82〜85の論文″Selecting An
Organosilicon 5ourceFor L
PCVD 0xtde参照)。
また、請求項3の発明において、水素化珪素とは、5i
Ha (シラン) 、5iJb (ジシラン)等、水
素と珪素とが結合して成る化合物を言う。
Ha (シラン) 、5iJb (ジシラン)等、水
素と珪素とが結合して成る化合物を言う。
本出願の請求項1の発明の作用について、第1図を参照
して説明すると次のとおりである。
して説明すると次のとおりである。
いま、深さy、幅Xのトレンチ(凹部)10があったと
する。そのアスペクト比AR,は、y/χである。
する。そのアスペクト比AR,は、y/χである。
AR,= −へ−−m−−−−−
■χ 次に側壁と水平面の堆積速度の比、即ち垂直方向の堆積
速度の、水平方向の堆積速度に対する比をaとして、水
平方向(側方向)の堆積速度を2とすると、側壁に2だ
け成長した後のトレンチの幅はx−2zとなり、一方、
深さはy−azとなる。よってこの時点でのアスペクト
比AR,は、AR,= (y−az)/ (x−2z)
−・−■となる。
■χ 次に側壁と水平面の堆積速度の比、即ち垂直方向の堆積
速度の、水平方向の堆積速度に対する比をaとして、水
平方向(側方向)の堆積速度を2とすると、側壁に2だ
け成長した後のトレンチの幅はx−2zとなり、一方、
深さはy−azとなる。よってこの時点でのアスペクト
比AR,は、AR,= (y−az)/ (x−2z)
−・−■となる。
ここで、請求項1の発明においては、
y
a =
χ
であるので、■のアスペクト比のaに上記条件を通用す
ると、■のアスペクト比AR,は、yz AR+ = (y ) / (x 2
z)=□−−−−叩旧一■ となる。これは当初のアスペクト比AR,と等しい。よ
って、この発明の条件でバイアスECR−CVDを行う
と、アスペクト比を変えることなく、堆積を進行できる
。
ると、■のアスペクト比AR,は、yz AR+ = (y ) / (x 2
z)=□−−−−叩旧一■ となる。これは当初のアスペクト比AR,と等しい。よ
って、この発明の条件でバイアスECR−CVDを行う
と、アスペクト比を変えることなく、堆積を進行できる
。
この結果、堆積中にアスペクト比が大きくなることに伴
って生じる、埋め込み不良の発生等のおそれを解消でき
−るのである。
って生じる、埋め込み不良の発生等のおそれを解消でき
−るのである。
次に、本出願の請求項2の発明の作用について述べる。
この発明においては、TE01 (テトラエ訃キシオキ
シシラン)等の含珪素有機ガスを用い、これと、通常、
0□、01、No!等の酸化性ガス等を混合してガス系
とするが、かかる含珪素有機ガスを含有するガス系によ
れば、凹部の側壁に堆積する膜の膜厚が、同じく水平面
の膜厚より小さくなる。この結果、中空などの生じない
被覆性良好な埋め込みを達成できるとともに、下地パタ
ーンによる膜厚の依存性を小さくして、均一な水平雪上
の膜厚を得ることができる。
シシラン)等の含珪素有機ガスを用い、これと、通常、
0□、01、No!等の酸化性ガス等を混合してガス系
とするが、かかる含珪素有機ガスを含有するガス系によ
れば、凹部の側壁に堆積する膜の膜厚が、同じく水平面
の膜厚より小さくなる。この結果、中空などの生じない
被覆性良好な埋め込みを達成できるとともに、下地パタ
ーンによる膜厚の依存性を小さくして、均一な水平雪上
の膜厚を得ることができる。
次に、本出願の請求項3の発明は、含珪素有機ガスを含
有するガスによる堆積と、シラン等の水素化珪素を含有
するガスによる堆積とを交互に行うので、各ガスにより
形成される層を交互に得ることができ、例えばサンドイ
ンチ状Q層構成が得られ、これにより、含珪素有機ガス
を含有するガス系のみを用いた場合にカーボンリッチに
なって、例えば形成された膜に炭素が含有されるように
なり、絶縁耐圧が劣化すること等の問題を解決できる。
有するガスによる堆積と、シラン等の水素化珪素を含有
するガスによる堆積とを交互に行うので、各ガスにより
形成される層を交互に得ることができ、例えばサンドイ
ンチ状Q層構成が得られ、これにより、含珪素有機ガス
を含有するガス系のみを用いた場合にカーボンリッチに
なって、例えば形成された膜に炭素が含有されるように
なり、絶縁耐圧が劣化すること等の問題を解決できる。
以下余白−急′)、
〔実施例〕
以下本出願の各発明の実施例について、説明する。但し
当然のことではあるが、各発明は以下に示す実施例によ
り限定されるものではない。
当然のことではあるが、各発明は以下に示す実施例によ
り限定されるものではない。
実施例−1
この実施例は、本出願の請求項1の発明を具体化したも
のである。特に、微細化・集積化した半導体装置を形成
する場合に、接続孔としてアスペクト比の大きい凹部が
設けられている下地上に配線を形成するとき、この発明
の埋め込み平坦化法を適用したものである。かかる半導
体装置は、例えば16メガビツトクラスのSRAM用素
子として用いることができる。
のである。特に、微細化・集積化した半導体装置を形成
する場合に、接続孔としてアスペクト比の大きい凹部が
設けられている下地上に配線を形成するとき、この発明
の埋め込み平坦化法を適用したものである。かかる半導
体装置は、例えば16メガビツトクラスのSRAM用素
子として用いることができる。
この実施例は、請求項1の発明を利用しているので、凹
部を埋め込み平坦化するバイアスECRCVDの条件を
、垂直方向への堆積速度の水平方向への堆積速度に対す
る比aが、 y a = の値になるように設定する。
部を埋め込み平坦化するバイアスECRCVDの条件を
、垂直方向への堆積速度の水平方向への堆積速度に対す
る比aが、 y a = の値になるように設定する。
このような条件でバイアスECR−CVD法で異方性の
成長を行わせる手段として、具体的には、次のようなも
のがある。
成長を行わせる手段として、具体的には、次のようなも
のがある。
(1)従来行っていた条件より低い圧力とし、反応種の
平均自由工程を大きくして成長させる。
平均自由工程を大きくして成長させる。
(2)上記条件で堆積が進むような反応ガス系を用いる
0例えば、ガス系をT E OS +o、系などにする
。
0例えば、ガス系をT E OS +o、系などにする
。
本実施例では、上記(1)(2)の如き具体的手段の内
、(1)の手段を用いた。即ち、次のように実施した。
、(1)の手段を用いた。即ち、次のように実施した。
圧力を、充分低圧にする。ここでは、圧力を9X 10
−’Torr以下にした。
−’Torr以下にした。
ガス系、及びその他の条件は、次のとおりである。
使用ガス系: 5ib
RFバイアス:300賀
マイクロ波: 800W
磁 場: 875Gauss
本実施例では、上記の条件でバイアスECR−CVD法
により成膜を行って、下地lである基板の凹部10の埋
め込み平坦化を行った。上記条件であると、堆積種の平
均自由工程が大きくなり、前記したとおりの堆積速度比
aとなるようにして、異方性堆積が行える。
により成膜を行って、下地lである基板の凹部10の埋
め込み平坦化を行った。上記条件であると、堆積種の平
均自由工程が大きくなり、前記したとおりの堆積速度比
aとなるようにして、異方性堆積が行える。
本実施例によれば堆積中に凹部のアスペクト比が大きく
なることなく、よって中空部(void)の発生なく、
良好に穴埋めを実現することができた。
なることなく、よって中空部(void)の発生なく、
良好に穴埋めを実現することができた。
上述の如く、本実施例では、圧力を9 Xl0−’To
rr以下にしてバイアスECR−CVDにより埋め込み
平坦化を行うことにより、側壁への成長速度と水平面で
の成長速度の比aを1:2y/xにコントロールして埋
め込み平坦化を達成したので、常に同じアスペクト比で
埋め込みを実現でき、中空等の発生なく、0.3〜0.
35μm程度の径(幅)の微細孔も良好に穴埋めできる
。また、埋め込み膜厚のパターン依転性が生じないよう
に実施することも可能である。
rr以下にしてバイアスECR−CVDにより埋め込み
平坦化を行うことにより、側壁への成長速度と水平面で
の成長速度の比aを1:2y/xにコントロールして埋
め込み平坦化を達成したので、常に同じアスペクト比で
埋め込みを実現でき、中空等の発生なく、0.3〜0.
35μm程度の径(幅)の微細孔も良好に穴埋めできる
。また、埋め込み膜厚のパターン依転性が生じないよう
に実施することも可能である。
実施例−2
次に実施例−2を説明する。この実施例は本出願の請求
項2の発明を具体化したものである0本実施例も、実施
例−1と同様の分野に通用することができるものである
。
項2の発明を具体化したものである0本実施例も、実施
例−1と同様の分野に通用することができるものである
。
本実施例では、バイアスECR−CVD法により穴埋め
の平坦化を行うに際し、T E OS +Otのガス系
を用いる。
の平坦化を行うに際し、T E OS +Otのガス系
を用いる。
装置としては、通常のバイアスECR−CVD装置を用
い、そのプラズマ発生室側に02を流し、プラズマ引き
出し窓付近に設けたガスリングよりTE01を流す。
い、そのプラズマ発生室側に02を流し、プラズマ引き
出し窓付近に設けたガスリングよりTE01を流す。
具体的なCVD条件は、以下のとおりとした。
使用ガス系: TEOS10□= 20/30SCC阿
RFバイアス: 300W 圧 カニ 7 Xl0−’Torrマイクロ波:
800賀 磁 場: 875Gauss このようにして凹部の埋め込み平坦化を行った所、凹部
の側壁につく膜厚と、水平面につく膜厚比が0.8以下
にできた。即ち、第2図に示すとおり、凹部10の垂直
方向の膜厚(水平面につく膜厚)を1とすると、水平方
向の膜厚(側壁につく膜厚)Aは0.8以下にすること
が可能ならしめられた。
RFバイアス: 300W 圧 カニ 7 Xl0−’Torrマイクロ波:
800賀 磁 場: 875Gauss このようにして凹部の埋め込み平坦化を行った所、凹部
の側壁につく膜厚と、水平面につく膜厚比が0.8以下
にできた。即ち、第2図に示すとおり、凹部10の垂直
方向の膜厚(水平面につく膜厚)を1とすると、水平方
向の膜厚(側壁につく膜厚)Aは0.8以下にすること
が可能ならしめられた。
第3図は、横軸に上記Aをとり、縦軸にアスペクト比を
とって、両者の関係を示したものであるが、本実施例に
よれば、Aを0.8以下とすることができるので、この
第3図より、アスペクト比が2.0以上の高アスペクト
比の凹部の埋め込みが可能ならしめられることがわかる
。
とって、両者の関係を示したものであるが、本実施例に
よれば、Aを0.8以下とすることができるので、この
第3図より、アスペクト比が2.0以上の高アスペクト
比の凹部の埋め込みが可能ならしめられることがわかる
。
上記のように、本実施例によれば、アスペクト比2.0
以上のトレンチの埋め込みが可能になるとともに、高ア
スペクト比の凹部であってもその埋め込みが他の部分(
低アスペクト比の広い凹部等)より大きくなるというこ
とを防止でき、よって高アスペクト比の凹部には厚い膜
が形成されるという問題をも解消できる。従って、これ
により、埋め込み膜厚のパターン依存性が低減できたも
のである。
以上のトレンチの埋め込みが可能になるとともに、高ア
スペクト比の凹部であってもその埋め込みが他の部分(
低アスペクト比の広い凹部等)より大きくなるというこ
とを防止でき、よって高アスペクト比の凹部には厚い膜
が形成されるという問題をも解消できる。従って、これ
により、埋め込み膜厚のパターン依存性が低減できたも
のである。
本実施例は、請求項1におけるaの値を2y/Xか、そ
れより小さくできるので、結局請求項1の発明の具体例
にもなっており、かつ、請求項1の発明の一実施態様と
して、TE01等の含珪素有機ガスを用いる手段が好ま
しいことの例証にもなっている。
れより小さくできるので、結局請求項1の発明の具体例
にもなっており、かつ、請求項1の発明の一実施態様と
して、TE01等の含珪素有機ガスを用いる手段が好ま
しいことの例証にもなっている。
T E OS +O,系のガス系を用いると側壁の膜厚
が水平面の膜厚より小さくなる理由は、明らかではない
、以下のようなことによるものではないかと推定される
。
が水平面の膜厚より小さくなる理由は、明らかではない
、以下のようなことによるものではないかと推定される
。
TE01と02が反応してできる前駆体は、有機系の側
鎖を持った大きな分子で、基板に到着すると、すぐそこ
に付着する。第4図(a)に模式的に示す如くである。
鎖を持った大きな分子で、基板に到着すると、すぐそこ
に付着する。第4図(a)に模式的に示す如くである。
第4図(a)中、M、でこの分子を示す。分子M1は基
板1に付着して直ちに膜形成し、第4図(a)中に符号
2で示すように水平面で厚く、側壁で薄く成膜する。こ
のようにいわゆる付着係数が1に近いため、ECR−C
VDにおける長い平均自由工程を反映した形で膜形成が
起こり、第4図(a)のような堆積となる。
板1に付着して直ちに膜形成し、第4図(a)中に符号
2で示すように水平面で厚く、側壁で薄く成膜する。こ
のようにいわゆる付着係数が1に近いため、ECR−C
VDにおける長い平均自由工程を反映した形で膜形成が
起こり、第4図(a)のような堆積となる。
一方、例えばSiH,+O1系の反応生成物SiOえは
、第4図(b)にやはり符号M、で模式的に示す如く表
面で多少マイグレートするため、形成された膜2′の膜
厚比が1に近くなる。
、第4図(b)にやはり符号M、で模式的に示す如く表
面で多少マイグレートするため、形成された膜2′の膜
厚比が1に近くなる。
本実施例では、TE01を用いたが、勿論、TE01に
かえて、これと同様の挙動を示す含珪素有機ガスである
DADBSなどを用いてもよく、また、0.のかわりに
01、N、0などを用いるこ−ともできる。
かえて、これと同様の挙動を示す含珪素有機ガスである
DADBSなどを用いてもよく、また、0.のかわりに
01、N、0などを用いるこ−ともできる。
本実施例によれば、アスペクト比が例えば1.79以上
である深い凹部についても、それに中空部が生じないよ
うに良好な埋め込みを達成できる。かつ、凹部のアスペ
クト比の大きい部分においても、広い凹部の部分におい
ても、埋め込み膜厚差を同一でき、埋め込み膜厚差のパ
ターン依存性を解決できる。
である深い凹部についても、それに中空部が生じないよ
うに良好な埋め込みを達成できる。かつ、凹部のアスペ
クト比の大きい部分においても、広い凹部の部分におい
ても、埋め込み膜厚差を同一でき、埋め込み膜厚差のパ
ターン依存性を解決できる。
実施例−3
本実施例は、本出願の請求項3の発明を具体化したもの
で、実施例−1,2と同様な分野に適用できるものであ
る。
で、実施例−1,2と同様な分野に適用できるものであ
る。
上記実施例−2においては、含珪素有機ガスを用い、こ
れと島等の酸化性ガスを用いてガス系としたが、この場
合、どうしてもガス中のC含有率が多くなって、形成さ
れるSi0g膜にCが含有され、デバイスに影響を与え
るおそれが出て来る。
れと島等の酸化性ガスを用いてガス系としたが、この場
合、どうしてもガス中のC含有率が多くなって、形成さ
れるSi0g膜にCが含有され、デバイスに影響を与え
るおそれが出て来る。
これに対し、本実施例では、SiH4ソースのSi0g
膜とのサンドインチ構造をとる構成にして、埋め込みを
行った。
膜とのサンドインチ構造をとる構成にして、埋め込みを
行った。
本実施例では、通常のバイアスECR−CVD装置を用
いて、次の3工程で、凹部の埋め込みを行った。
いて、次の3工程で、凹部の埋め込みを行った。
(第1工程)
まず、下記の条件で埋め込みを行った。
使用ガス系: 5iH410□(またはNz0) =2
0/35SCCM圧 カニ 7 Xl0−’To
rrRFバイアス: 300W マイクロ波: 800W 磁 場: 875Gauss 上記の条件で、500n■はどSiO□膜を成長させる
。
0/35SCCM圧 カニ 7 Xl0−’To
rrRFバイアス: 300W マイクロ波: 800W 磁 場: 875Gauss 上記の条件で、500n■はどSiO□膜を成長させる
。
(第2工程)
次に上と全く同じ条件で、ガス系中の5iHnをTE0
1にかえて、80%位まで埋め込みを行う。
1にかえて、80%位まで埋め込みを行う。
(第3工程)
再び第1工程の条件に戻して、100%の埋め込みを行
う。
う。
本実施例に用いる装置では、上記のようにガス系を切り
換えるので、これを容易にするため、ガス導入リングを
複数にしておく構成にすることもできる。
換えるので、これを容易にするため、ガス導入リングを
複数にしておく構成にすることもできる。
得られた埋め込み構造を第5図に示す0図示のように、
TEOSソースSing膜32は、5iHaソース5i
Ot膜31.33でサンドインチされている。従って、
TEOSソースSiO□膜32の含有カーボンが、デバ
イスに与える影響は、これを挟む5iHaソースSiO
2膜31.33により遮断される。よって、ガス系がカ
ーボンリッチであることに伴う問題点は解決されるので
ある。
TEOSソースSing膜32は、5iHaソース5i
Ot膜31.33でサンドインチされている。従って、
TEOSソースSiO□膜32の含有カーボンが、デバ
イスに与える影響は、これを挟む5iHaソースSiO
2膜31.33により遮断される。よって、ガス系がカ
ーボンリッチであることに伴う問題点は解決されるので
ある。
第5図の構造は、凹部10が、その上面開口において削
られることなく、しかも該上面開口に堆積も生じずよっ
て凹部開口をおおってしまうオーバーハングも生じない
良好な埋め込み形状であるが、このような構造は、エツ
チング速度と、堆積速度の面角度依存性を考慮して、最
適ガス比で埋め込みを行うことにより達成されるもので
ある。上述した条件によれば、このような良好な構造の
埋め込みを実現できる。
られることなく、しかも該上面開口に堆積も生じずよっ
て凹部開口をおおってしまうオーバーハングも生じない
良好な埋め込み形状であるが、このような構造は、エツ
チング速度と、堆積速度の面角度依存性を考慮して、最
適ガス比で埋め込みを行うことにより達成されるもので
ある。上述した条件によれば、このような良好な構造の
埋め込みを実現できる。
上述の如く本出願の請求項1.2.3の発明によれば、
良好な埋め込み平坦化を達成でき、また、下地パターン
形状による膜厚の依存性を解消するように構成すること
ができ、また、請求項3の発明によれば、良好な膜質で
埋め込みを達成することができる。
良好な埋め込み平坦化を達成でき、また、下地パターン
形状による膜厚の依存性を解消するように構成すること
ができ、また、請求項3の発明によれば、良好な膜質で
埋め込みを達成することができる。
第1図(a)(b)は、実施例−1の作用説明図である
。第2図は、実施例−2により得られた埋め込み構造の
断面図である。第3図、第4図は実施例−2の作用説明
図であり、第3図は、堆積膜厚比とアスペクト比との関
係を示すグラフ、第4図(a)は本実施例による堆積の
状況を示す模式図、第4図(b)は従来例による比較の
堆積の状況を示す模式、図である。第5図は、実施例−
3により得られた埋め込み構造の断面図である。第6図
(a)(b)及び第7図は、問題点を示す図である。 X・・・凹部の幅、y・・・凹部の深さ、1・・・下地
、10・・・凹部。
。第2図は、実施例−2により得られた埋め込み構造の
断面図である。第3図、第4図は実施例−2の作用説明
図であり、第3図は、堆積膜厚比とアスペクト比との関
係を示すグラフ、第4図(a)は本実施例による堆積の
状況を示す模式図、第4図(b)は従来例による比較の
堆積の状況を示す模式、図である。第5図は、実施例−
3により得られた埋め込み構造の断面図である。第6図
(a)(b)及び第7図は、問題点を示す図である。 X・・・凹部の幅、y・・・凹部の深さ、1・・・下地
、10・・・凹部。
Claims (1)
- 【特許請求の範囲】 1、幅x、深さyの凹部を有する下地をバイアスECR
−CVD法により埋め込み平坦化する際、垂直方向への
堆積速度の水平方向への堆積速度に対する比aを、 a=2y/x の値にしたことを特徴とするバイアスECR−CVD法
による埋め込み平坦化方法。 2、凹部を有する下地をバイアスECR−CVD法によ
り埋め込み平坦化する際、含珪素有機ガスを含有するガ
ス系を用いて堆積を行うことを特徴とするバイアスEC
R−CVD法による埋め込み方法。 3、凹部を有する下地をバイアスECR−CVD法によ
り埋め込み平坦化する際、含珪素有機ガスを含有するガ
スを用いた堆積と、水素化珪素を含有するガスを用いた
堆積とを交互に行うことを特徴とするバイアスECR−
CVD法による埋め込み方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02154232A JP3123061B2 (ja) | 1990-06-13 | 1990-06-13 | バイアスecr―cvd法による埋め込み平坦化方法 |
KR1019910009615A KR0170409B1 (ko) | 1990-06-13 | 1991-06-12 | 바이어스 ecr-cvd 법에 의한 매입평탄화 방법 |
US07/714,235 US5182221A (en) | 1990-06-13 | 1991-06-12 | Method of filling a recess flat with a material by a bias ECR-CVD process |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02154232A JP3123061B2 (ja) | 1990-06-13 | 1990-06-13 | バイアスecr―cvd法による埋め込み平坦化方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0445533A true JPH0445533A (ja) | 1992-02-14 |
JP3123061B2 JP3123061B2 (ja) | 2001-01-09 |
Family
ID=15579738
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP02154232A Expired - Fee Related JP3123061B2 (ja) | 1990-06-13 | 1990-06-13 | バイアスecr―cvd法による埋め込み平坦化方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5182221A (ja) |
JP (1) | JP3123061B2 (ja) |
KR (1) | KR0170409B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016528729A (ja) * | 2013-07-17 | 2016-09-15 | クリー インコーポレイテッドCree Inc. | トレンチゲートを有する電界効果デバイスのための強化されたゲート誘電体 |
Families Citing this family (35)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2874486B2 (ja) * | 1991-11-29 | 1999-03-24 | ソニー株式会社 | ポリッシュ工程を備えたトレンチアイソレーションの形成方法及び半導体装置の製造方法 |
DE69232648T2 (de) * | 1991-11-29 | 2003-02-06 | Sony Corp | Verfahren zur Herstellung einer Grabenisolation mittels eines Polierschritts und Herstellungsverfahren für eine Halbleitervorrichtung |
US5420065A (en) * | 1993-05-28 | 1995-05-30 | Digital Equipment Corporation | Process for filling an isolation trench |
DE19528746C1 (de) * | 1995-08-04 | 1996-10-31 | Siemens Ag | Verfahren zum Erzeugen einer Siliziumdioxidschicht auf Oberflächenabschnitten einer Struktur |
WO1997024761A1 (en) * | 1995-12-27 | 1997-07-10 | Lam Research Corporation | Methods and apparatus for filling trenches in a semiconductor wafer |
US5872052A (en) * | 1996-02-12 | 1999-02-16 | Micron Technology, Inc. | Planarization using plasma oxidized amorphous silicon |
US5933746A (en) * | 1996-04-23 | 1999-08-03 | Harris Corporation | Process of forming trench isolation device |
US20010012700A1 (en) * | 1998-12-15 | 2001-08-09 | Klaus F. Schuegraf | Semiconductor processing methods of chemical vapor depositing sio2 on a substrate |
US5849644A (en) * | 1996-08-13 | 1998-12-15 | Micron Technology, Inc. | Semiconductor processing methods of chemical vapor depositing SiO2 on a substrate |
US6184158B1 (en) * | 1996-12-23 | 2001-02-06 | Lam Research Corporation | Inductively coupled plasma CVD |
US5721173A (en) * | 1997-02-25 | 1998-02-24 | Kabushiki Kaisha Toshiba | Method of forming a shallow trench isolation structure |
US5728621A (en) * | 1997-04-28 | 1998-03-17 | Chartered Semiconductor Manufacturing Pte Ltd | Method for shallow trench isolation |
US7157385B2 (en) * | 2003-09-05 | 2007-01-02 | Micron Technology, Inc. | Method of depositing a silicon dioxide-comprising layer in the fabrication of integrated circuitry |
JPH11233609A (ja) * | 1998-02-13 | 1999-08-27 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
US6365523B1 (en) * | 1998-10-22 | 2002-04-02 | Taiwan Semiconductor Maufacturing Company | Integrated high density plasma chemical vapor deposition (HDP-CVD) method and chemical mechanical polish (CMP) planarizing method for forming patterned planarized aperture fill layers |
US6090714A (en) * | 1998-10-23 | 2000-07-18 | Taiwan Semiconductor Manufacturing Company | Chemical mechanical polish (CMP) planarizing trench fill method employing composite trench fill layer |
US6261957B1 (en) | 1999-08-20 | 2001-07-17 | Taiwan Semiconductor Manufacturing Company | Self-planarized gap-filling by HDPCVD for shallow trench isolation |
US6300219B1 (en) * | 1999-08-30 | 2001-10-09 | Micron Technology, Inc. | Method of forming trench isolation regions |
AU2001253308A1 (en) * | 2000-04-11 | 2001-10-23 | Cabot Microelectronics Corporation | System for the preferential removal of silicon oxide |
US6897120B2 (en) * | 2001-01-03 | 2005-05-24 | Micron Technology, Inc. | Method of forming integrated circuitry and method of forming shallow trench isolation in a semiconductor substrate |
US6362098B1 (en) | 2001-02-28 | 2002-03-26 | Motorola, Inc. | Plasma-enhanced chemical vapor deposition (CVD) method to fill a trench in a semiconductor substrate |
US6758394B2 (en) * | 2001-07-09 | 2004-07-06 | Infonox On The Web | Identity verification and enrollment system for self-service devices |
US6872633B2 (en) | 2002-05-31 | 2005-03-29 | Chartered Semiconductor Manufacturing Ltd. | Deposition and sputter etch approach to extend the gap fill capability of HDP CVD process to ≦0.10 microns |
US7125815B2 (en) * | 2003-07-07 | 2006-10-24 | Micron Technology, Inc. | Methods of forming a phosphorous doped silicon dioxide comprising layer |
US7055912B2 (en) * | 2003-09-23 | 2006-06-06 | Terry Lynn Luscombe | Vehicle mounted utility apparatus with quick attachment means |
US7053010B2 (en) * | 2004-03-22 | 2006-05-30 | Micron Technology, Inc. | Methods of depositing silicon dioxide comprising layers in the fabrication of integrated circuitry, methods of forming trench isolation, and methods of forming arrays of memory cells |
US7235459B2 (en) * | 2004-08-31 | 2007-06-26 | Micron Technology, Inc. | Methods of forming trench isolation in the fabrication of integrated circuitry, methods of fabricating memory circuitry, integrated circuitry and memory integrated circuitry |
US7217634B2 (en) * | 2005-02-17 | 2007-05-15 | Micron Technology, Inc. | Methods of forming integrated circuitry |
US7510966B2 (en) * | 2005-03-07 | 2009-03-31 | Micron Technology, Inc. | Electrically conductive line, method of forming an electrically conductive line, and method of reducing titanium silicide agglomeration in fabrication of titanium silicide over polysilicon transistor gate lines |
US8012847B2 (en) | 2005-04-01 | 2011-09-06 | Micron Technology, Inc. | Methods of forming trench isolation in the fabrication of integrated circuitry and methods of fabricating integrated circuitry |
US7682977B2 (en) * | 2006-05-11 | 2010-03-23 | Micron Technology, Inc. | Methods of forming trench isolation and methods of forming arrays of FLASH memory cells |
US8105956B2 (en) | 2009-10-20 | 2012-01-31 | Micron Technology, Inc. | Methods of forming silicon oxides and methods of forming interlevel dielectrics |
JP5052638B2 (ja) * | 2010-03-17 | 2012-10-17 | Sppテクノロジーズ株式会社 | 成膜方法 |
US9978634B2 (en) * | 2015-02-26 | 2018-05-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for fabricating shallow trench isolation and semiconductor structure using the same |
JP6417051B2 (ja) * | 2015-09-29 | 2018-10-31 | 株式会社Kokusai Electric | 半導体装置の製造方法、基板処理装置およびプログラム |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA1159012A (en) * | 1980-05-02 | 1983-12-20 | Seitaro Matsuo | Plasma deposition apparatus |
US4564997A (en) * | 1981-04-21 | 1986-01-21 | Nippon-Telegraph And Telephone Public Corporation | Semiconductor device and manufacturing process thereof |
JPS6484634A (en) * | 1987-09-28 | 1989-03-29 | Fujitsu Ltd | Manufacture of semiconductor device |
US4962063A (en) * | 1988-11-10 | 1990-10-09 | Applied Materials, Inc. | Multistep planarized chemical vapor deposition process with the use of low melting inorganic material for flowing while depositing |
JPH0817184B2 (ja) * | 1989-11-08 | 1996-02-21 | 三菱電機株式会社 | 化合物半導体装置の製造方法 |
-
1990
- 1990-06-13 JP JP02154232A patent/JP3123061B2/ja not_active Expired - Fee Related
-
1991
- 1991-06-12 US US07/714,235 patent/US5182221A/en not_active Expired - Lifetime
- 1991-06-12 KR KR1019910009615A patent/KR0170409B1/ko not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016528729A (ja) * | 2013-07-17 | 2016-09-15 | クリー インコーポレイテッドCree Inc. | トレンチゲートを有する電界効果デバイスのための強化されたゲート誘電体 |
Also Published As
Publication number | Publication date |
---|---|
KR0170409B1 (ko) | 1999-03-30 |
JP3123061B2 (ja) | 2001-01-09 |
US5182221A (en) | 1993-01-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0445533A (ja) | バイアスecr―cvd法による埋め込み平坦化方法 | |
US11972944B2 (en) | Method for depositing a gap-fill layer by plasma-assisted deposition | |
KR100536604B1 (ko) | 고밀도 플라즈마 증착법을 이용한 갭필 방법 | |
KR100829653B1 (ko) | 반도체장치 및 그 제조방법 | |
US7259079B2 (en) | Methods for filling high aspect ratio trenches in semiconductor layers | |
US20020052119A1 (en) | In-situ flowing bpsg gap fill process using hdp | |
WO2012126268A1 (zh) | 一种薄膜填充方法 | |
US20110207290A1 (en) | Semiconductor device fabrication method | |
JP2007059648A (ja) | 酸化膜埋め込み構造、酸化膜埋め込み方法、半導体装置および半導体装置の製造方法 | |
JPH0414831A (ja) | 配線形成方法 | |
US7425494B2 (en) | Method for forming void-free trench isolation layer | |
US20070161208A1 (en) | Semiconductor device and fabrication method thereof | |
JP2937998B1 (ja) | 配線の製造方法 | |
KR100440260B1 (ko) | 반도체 소자의 비트라인 형성 방법 | |
JPH05326517A (ja) | 半導体装置の製造方法 | |
JPH06275727A (ja) | 高融点金属膜の堆積方法 | |
JP2976442B2 (ja) | 絶縁膜の形成方法 | |
KR100534026B1 (ko) | 높은 종횡비를 갖는 갭을 채우기 위한 고밀도 플라즈마증착방법 | |
CN118276224A (zh) | 硅光工艺和硅光器件 | |
KR100527866B1 (ko) | 층간절연막을 매립하는 방법 | |
JP3057511B2 (ja) | 凹部の埋め込み工程を有する半導体装置の製造方法 | |
KR20050039421A (ko) | 반도체 장치의 박막 형성 방법 | |
TWI220293B (en) | Silicon oxide gap-filling process | |
JPH0338038A (ja) | 絶縁膜形成方法 | |
KR20010063640A (ko) | 반도체 소자의 층간 절연막 형성방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |