JPH0442910B2 - - Google Patents
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- JPH0442910B2 JPH0442910B2 JP57063315A JP6331582A JPH0442910B2 JP H0442910 B2 JPH0442910 B2 JP H0442910B2 JP 57063315 A JP57063315 A JP 57063315A JP 6331582 A JP6331582 A JP 6331582A JP H0442910 B2 JPH0442910 B2 JP H0442910B2
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- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 238000003786 synthesis reaction Methods 0.000 claims description 6
- 230000001360 synchronised effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 10
- 238000007493 shaping process Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
- H02M7/5387—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
- H02M7/53871—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Inverter Devices (AREA)
Description
【発明の詳細な説明】
本発明はインバータ等の出力の高調波を低減さ
せるためのパルス幅変調波即ち階段波と同じよう
に高調波成分を低減することが可能なパルス幅変
調波を発生させる回路に関するものである。
せるためのパルス幅変調波即ち階段波と同じよう
に高調波成分を低減することが可能なパルス幅変
調波を発生させる回路に関するものである。
直流を交流に変換するインバータの出力を単純
な矩形波とせずに、パルス幅変調し、複数パルス
を配列した出力にすれば、高調波成分を低減する
ことができることは既に知られている。しかし、
インバータのスイツチング素子を制御するための
従来のパルス幅変調波発生回路の構成は複雑であ
り、必然的にコスト高となつた。
な矩形波とせずに、パルス幅変調し、複数パルス
を配列した出力にすれば、高調波成分を低減する
ことができることは既に知られている。しかし、
インバータのスイツチング素子を制御するための
従来のパルス幅変調波発生回路の構成は複雑であ
り、必然的にコスト高となつた。
そこで、本発明の目的は、比較的簡単な回路構
成で高調波低減のためのパルス幅変調波を発生す
ることが可能な回路を提供することにある。
成で高調波低減のためのパルス幅変調波を発生す
ることが可能な回路を提供することにある。
上記目的を達成するための本発明は、高調波低
減用パルス幅変調波の周期の1/3期間中に４つ以
上の矩形波を含む第１の矩形波列を前記パルス幅
変調波に同期するように発生する第１の矩形波列
発生回路と、前記パルス幅変調波の周期の1/3期
間中に前記第１の矩形波列よりも１つ多い又は１
つ少ない数の矩形波を含む第２の矩形波列を前記
パルス幅変調波に同期するように発生する第２の
矩形波列発生回路と、前記第１の矩形波列と前記
第２の矩形波列とを位相比較し、前記パルス幅変
調波の周期の1/6に相当する時間幅を有する第１
のパルス列と第２のパルス列とを交互に発生する
位相比較回路と、前記位相比較回路の出力に基づ
いて30度〜150度の主パルス期間の前の−30度〜
＋30度の期間に前記第１のパルス列を配置し前記
主パルス期間の後の150度〜210度の期間に前記第
２のパルス列を配置して前記パルス幅変調波を合
成する波形合成回路と、から成る高調波低減用パ
ルス幅変調波発生回路に係わるものである。な
お、前記第１の矩形波列の矩形波（パルス）の数
は偶数個であり、第２の矩形波列の矩形波の数は
奇数個になる。また、位相比較回路から得られる
第１及び第２のパルス列は、これ等の境界を基準
にして対称な波形を有する。
減用パルス幅変調波の周期の1/3期間中に４つ以
上の矩形波を含む第１の矩形波列を前記パルス幅
変調波に同期するように発生する第１の矩形波列
発生回路と、前記パルス幅変調波の周期の1/3期
間中に前記第１の矩形波列よりも１つ多い又は１
つ少ない数の矩形波を含む第２の矩形波列を前記
パルス幅変調波に同期するように発生する第２の
矩形波列発生回路と、前記第１の矩形波列と前記
第２の矩形波列とを位相比較し、前記パルス幅変
調波の周期の1/6に相当する時間幅を有する第１
のパルス列と第２のパルス列とを交互に発生する
位相比較回路と、前記位相比較回路の出力に基づ
いて30度〜150度の主パルス期間の前の−30度〜
＋30度の期間に前記第１のパルス列を配置し前記
主パルス期間の後の150度〜210度の期間に前記第
２のパルス列を配置して前記パルス幅変調波を合
成する波形合成回路と、から成る高調波低減用パ
ルス幅変調波発生回路に係わるものである。な
お、前記第１の矩形波列の矩形波（パルス）の数
は偶数個であり、第２の矩形波列の矩形波の数は
奇数個になる。また、位相比較回路から得られる
第１及び第２のパルス列は、これ等の境界を基準
にして対称な波形を有する。
上記本発明によれば、第１及び第２の矩形波列
発生回路と、位相比較回路と、波形合成回路とを
設けるのみで、高調波を低減することが可能なパ
ルス幅変調波（PWM波）を得ることが可能にな
る。従つて回路構成を簡略化することができる。
この作用効果を更に詳しく説明すると、パルス幅
変調波の−30度〜＋30度の期間に配置するための
第１のパルス列と150度〜210度の期間に配置する
ための第２のパルス列とを同一の位相比較回路で
形成することができるので、回路構成を簡略化す
ることができる。また、位相比較回路から得られ
る第１のパルス列と第２のパルス列は両者の境界
を基準にして対称な波形であり、且つ第１のパル
ス列は−30〜＋30度の区間に配置され、第２のパ
ルス列は150〜210度に配置されるため、０〜180
度の区間では90度を中心に、又180度〜360度の区
間では270度を中心にして対称な波形となり、偶
数次の高調波の発生を阻止することができる。な
お、第１の矩形波列のパルスの数を４個以上にす
れば、パルス幅変調波の周期の1/6の期間（60度）
における第１及び第２のパルス列に少なくとも２
個のパルスが夫々含まれるようになる。
発生回路と、位相比較回路と、波形合成回路とを
設けるのみで、高調波を低減することが可能なパ
ルス幅変調波（PWM波）を得ることが可能にな
る。従つて回路構成を簡略化することができる。
この作用効果を更に詳しく説明すると、パルス幅
変調波の−30度〜＋30度の期間に配置するための
第１のパルス列と150度〜210度の期間に配置する
ための第２のパルス列とを同一の位相比較回路で
形成することができるので、回路構成を簡略化す
ることができる。また、位相比較回路から得られ
る第１のパルス列と第２のパルス列は両者の境界
を基準にして対称な波形であり、且つ第１のパル
ス列は−30〜＋30度の区間に配置され、第２のパ
ルス列は150〜210度に配置されるため、０〜180
度の区間では90度を中心に、又180度〜360度の区
間では270度を中心にして対称な波形となり、偶
数次の高調波の発生を阻止することができる。な
お、第１の矩形波列のパルスの数を４個以上にす
れば、パルス幅変調波の周期の1/6の期間（60度）
における第１及び第２のパルス列に少なくとも２
個のパルスが夫々含まれるようになる。
次に図面を参照して本発明の実施例について述
べる。
べる。
第１図〜第８図は本発明の実施例に係わるブリ
ツジ型インバータ装置及びその制御方式を示すも
のである。第１図に於いて、１は原発振器であつ
て周波数f0で発振する。２は1/2分周器であり、
f0を1/2になし且つデユテイ比50％に波形整形し、
第６図ａのクロツクを発生するものである。３は
第１の矩形波列発生回路であり、１／Ｍ分周器４
と、1/2分周及び波形整形をなす波形整形回路５
とから成り、第４図及び第５図のＲ、及び第６図
ｈに示す第１の矩形波列を発生する。尚Ｍは正の
整数で且つ奇数であり、この実施例では１１であ
る。
ツジ型インバータ装置及びその制御方式を示すも
のである。第１図に於いて、１は原発振器であつ
て周波数f0で発振する。２は1/2分周器であり、
f0を1/2になし且つデユテイ比50％に波形整形し、
第６図ａのクロツクを発生するものである。３は
第１の矩形波列発生回路であり、１／Ｍ分周器４
と、1/2分周及び波形整形をなす波形整形回路５
とから成り、第４図及び第５図のＲ、及び第６図
ｈに示す第１の矩形波列を発生する。尚Ｍは正の
整数で且つ奇数であり、この実施例では１１であ
る。
６は第２の矩形波列発生回路であり、１／Ｎ分
周器７と、1/2に分周してデユテイ比50％に波形
整形する波形整形回路８とから成り、第４図及び
第５図のＳ及び第６図Ｏに示す第２の矩形波列を
発生する。尚Ｎは正の整数で且つ偶数であり、こ
の実施例では１２である。
周器７と、1/2に分周してデユテイ比50％に波形
整形する波形整形回路８とから成り、第４図及び
第５図のＳ及び第６図Ｏに示す第２の矩形波列を
発生する。尚Ｎは正の整数で且つ偶数であり、こ
の実施例では１２である。
９は第１及び第２の矩形波列発生回路３，６の
出力を入力とする排他的ORゲートから成る位相
比較回路であり、第４図及び第５図のＱ、及び第
３図のＱに示す第１のパルス列Ａと第２のパルス
列Ｂとを交互に発生するものである。即ち、第１
の矩形波列発生回路３は、第３図Ｌ，Ｎ，Ｐに示
すパルス幅変調波（PWM波）の１周期（360゜）
の1/3期間中に12個の矩形波を含む第４図Ｒの第
１の矩形波列をデユテイ比50％で発生し、第２の
矩形波列発生回路６は出力PWM波の周期の1/3
期間中に11個の矩形波を含む第４図Ｓの第２の矩
形波列をデユテイ比50％で発生し、これが排他的
ORゲートからなる位相比較回路９で位相比較さ
れると第４図及び第５図Ｑに示すビート検波に相
当する出力が得られる。尚第４図の波形と第５図
の波形とは紙面の都合で分割されているが、第５
図の波形は第４図の波形に連続するものであり、
第４図及び第５図のt1〜t5を一周期としてＱで示
すパルス列を発生する。Ｑに示すパルス列は、第
４図と第５図で異なり、第４図のt1〜t3期間に第
１のパルス列Ａを発生し、第５図のt3〜t5期間に
第２のパルス列Ｂを発生する。第１のパルス列Ａ
の中間時点t2は、出力PWM波の０度に相当する。
従つて、第４図ではt2の０度を基準にしてＱに示
す各パルスの前縁及び後縁の角度が示されてい
る。また、第５図Ｑのt3〜t5期間の第２のパルス
列Ｂの中間点はt4となるので、第５図ではこのt4
を０度としてＱに示す各パルスの前縁及び後縁の
角度が示されている。
出力を入力とする排他的ORゲートから成る位相
比較回路であり、第４図及び第５図のＱ、及び第
３図のＱに示す第１のパルス列Ａと第２のパルス
列Ｂとを交互に発生するものである。即ち、第１
の矩形波列発生回路３は、第３図Ｌ，Ｎ，Ｐに示
すパルス幅変調波（PWM波）の１周期（360゜）
の1/3期間中に12個の矩形波を含む第４図Ｒの第
１の矩形波列をデユテイ比50％で発生し、第２の
矩形波列発生回路６は出力PWM波の周期の1/3
期間中に11個の矩形波を含む第４図Ｓの第２の矩
形波列をデユテイ比50％で発生し、これが排他的
ORゲートからなる位相比較回路９で位相比較さ
れると第４図及び第５図Ｑに示すビート検波に相
当する出力が得られる。尚第４図の波形と第５図
の波形とは紙面の都合で分割されているが、第５
図の波形は第４図の波形に連続するものであり、
第４図及び第５図のt1〜t5を一周期としてＱで示
すパルス列を発生する。Ｑに示すパルス列は、第
４図と第５図で異なり、第４図のt1〜t3期間に第
１のパルス列Ａを発生し、第５図のt3〜t5期間に
第２のパルス列Ｂを発生する。第１のパルス列Ａ
の中間時点t2は、出力PWM波の０度に相当する。
従つて、第４図ではt2の０度を基準にしてＱに示
す各パルスの前縁及び後縁の角度が示されてい
る。また、第５図Ｑのt3〜t5期間の第２のパルス
列Ｂの中間点はt4となるので、第５図ではこのt4
を０度としてＱに示す各パルスの前縁及び後縁の
角度が示されている。
位相比較回路９からは、第３図Ｑに示す如く出
力PWM波の周期（360゜）の1/3の周期で第１のパ
ルス列Ａと第２のパルス列Ｂとが交互に発生す
る。
力PWM波の周期（360゜）の1/3の周期で第１のパ
ルス列Ａと第２のパルス列Ｂとが交互に発生す
る。
第１図で点線で囲んで示す波形合成回路１０
は、第１の矩形波列発生回路３の出力と、位相比
較回路９の出力とに基づいて第３図Ｌ，Ｎ，Ｐに
示す出力PWM波を形成する回路である。この合
成回路１０の２／Ｎ（この実施例ではＮ＝12であ
るので1/6）分周器１１に第４図及び第５図Ｒに
示す第１の矩形波列が入力すると、これが1/6に
分周されてデユテイ比50％の第３図Ａの波形が得
られる。この分周器１１は出力PWM波の周期の
１／３期間（120゜）中にＮ個（12個）のパルスを配
置する目的で設けられている。
は、第１の矩形波列発生回路３の出力と、位相比
較回路９の出力とに基づいて第３図Ｌ，Ｎ，Ｐに
示す出力PWM波を形成する回路である。この合
成回路１０の２／Ｎ（この実施例ではＮ＝12であ
るので1/6）分周器１１に第４図及び第５図Ｒに
示す第１の矩形波列が入力すると、これが1/6に
分周されてデユテイ比50％の第３図Ａの波形が得
られる。この分周器１１は出力PWM波の周期の
１／３期間（120゜）中にＮ個（12個）のパルスを配
置する目的で設けられている。
１２は３段のリングカウンタであり、第３図Ａ
に示す分周器１１の出力を入力として、互いに60
度の位相差を有する第３図Ｂ，Ｃ，Ｄの出力を発
生する。１４，１５，１６はリングカウンタの出
力波形Ｂ，Ｃ，Ｄの反転波形を形成するためのイ
ンバータである。
に示す分周器１１の出力を入力として、互いに60
度の位相差を有する第３図Ｂ，Ｃ，Ｄの出力を発
生する。１４，１５，１６はリングカウンタの出
力波形Ｂ，Ｃ，Ｄの反転波形を形成するためのイ
ンバータである。
１７は第１の排他的ORゲートであり、リング
カウンタ１２の第１及び第２段の出力Ｂ，Ｃを入
力として第３図Ｅの出力を発生するものである。
即ち60度の幅を有すするパルスを180度周期で発
生するものである。１８は第２の排他的ORゲー
トであり、インバータ１４の出力と第３段の出力
とを入力として第３図Ｆに示す出力を発生するも
のである。１９は第３の排他的ORゲートであ
り、インバータ１５，１６の出力を入力として第
３図Ｇの出力を得るものである。
カウンタ１２の第１及び第２段の出力Ｂ，Ｃを入
力として第３図Ｅの出力を発生するものである。
即ち60度の幅を有すするパルスを180度周期で発
生するものである。１８は第２の排他的ORゲー
トであり、インバータ１４の出力と第３段の出力
とを入力として第３図Ｆに示す出力を発生するも
のである。１９は第３の排他的ORゲートであ
り、インバータ１５，１６の出力を入力として第
３図Ｇの出力を得るものである。
２０，２１，２２は第１、第２、及び第３の
ANDゲートであり、リングカウンタ１２の出力
に基づいて第３図Ｋ，Ｍ，Ｏに示す疑似三相信号
を形成するものである。２３，２４，２５は第
４、第５、及び第６のANDゲートであり、第１、
第２、及び第３の排他的ORゲート１７，１８，
１９の出力と位相比較回路９の出力とを夫々入力
として第３図Ｈ，Ｉ，Ｊに示す波形を作る。第３
図でＡで示されている部分は第４図Ｑの第１のパ
ルス列Ａを示し、第３図でＢで示されている部分
は第５図Ｑの第２のパルス列Ｂを示す。従つて第
４〜第６のANDゲート２３〜２５は、第３図Ｑ
に示す第１のパルス列Ａと第２のパルス列Ｂとの
繰返しから成る基本パターンを第３図Ｈ〜Ｊに示
すように３相に分配する回路である。
ANDゲートであり、リングカウンタ１２の出力
に基づいて第３図Ｋ，Ｍ，Ｏに示す疑似三相信号
を形成するものである。２３，２４，２５は第
４、第５、及び第６のANDゲートであり、第１、
第２、及び第３の排他的ORゲート１７，１８，
１９の出力と位相比較回路９の出力とを夫々入力
として第３図Ｈ，Ｉ，Ｊに示す波形を作る。第３
図でＡで示されている部分は第４図Ｑの第１のパ
ルス列Ａを示し、第３図でＢで示されている部分
は第５図Ｑの第２のパルス列Ｂを示す。従つて第
４〜第６のANDゲート２３〜２５は、第３図Ｑ
に示す第１のパルス列Ａと第２のパルス列Ｂとの
繰返しから成る基本パターンを第３図Ｈ〜Ｊに示
すように３相に分配する回路である。
２６，２７，２８は第４、第５、及び第６の排
他的ORゲートであり、第１〜第３のANDゲート
２０，２１，２２と第４〜第６のANDゲート２
３〜２５の出力を夫々入力として第３図Ｌ，Ｎ，
ＰのPWM波を形成するものである。ここから得
られる第３図Ｌ，Ｎ，ＰのPWM波は、夫々の30゜
〜150゜の主パルス期間の前の−30゜〜＋30゜に第１
のパルス列Ａを有し、主パルス期間の後の150゜〜
210゜に第２のパルス列Ｂを有する。
他的ORゲートであり、第１〜第３のANDゲート
２０，２１，２２と第４〜第６のANDゲート２
３〜２５の出力を夫々入力として第３図Ｌ，Ｎ，
ＰのPWM波を形成するものである。ここから得
られる第３図Ｌ，Ｎ，ＰのPWM波は、夫々の30゜
〜150゜の主パルス期間の前の−30゜〜＋30゜に第１
のパルス列Ａを有し、主パルス期間の後の150゜〜
210゜に第２のパルス列Ｂを有する。
合成回路１０から得られる第３図Ｌ，Ｎ，Ｐの
変調波はブリツジ型インバータのトランジスタ２
９，３１，３４のベース信号となり、また位相反
転用インバータ３５，３６，３７によつて位相反
転された変調波はトランジスタ３０，３２，３３
のベース信号となる。従つて、直流電源３８の電
圧がパルス幅変調された状態の交流に変換され
る。
変調波はブリツジ型インバータのトランジスタ２
９，３１，３４のベース信号となり、また位相反
転用インバータ３５，３６，３７によつて位相反
転された変調波はトランジスタ３０，３２，３３
のベース信号となる。従つて、直流電源３８の電
圧がパルス幅変調された状態の交流に変換され
る。
第２図は第１図の１部を詳しく示すものであ
り、分周器２，５，８はフリツプフロツプで形成
され、１／Ｍ分周器４はバイナリカウンタ３９と
バイナリＭ設定回路４０とANDゲート４１とク
リアパルスを形成するＤ型フリツプフロツプ４２
とで形成され、１／Ｎ分周器７はバイナリカウン
タ４３とバイナリＮ設定回路４４とANDゲート
４５とＤ型フリツプフロツプ４６とで形成されて
いる。
り、分周器２，５，８はフリツプフロツプで形成
され、１／Ｍ分周器４はバイナリカウンタ３９と
バイナリＭ設定回路４０とANDゲート４１とク
リアパルスを形成するＤ型フリツプフロツプ４２
とで形成され、１／Ｎ分周器７はバイナリカウン
タ４３とバイナリＮ設定回路４４とANDゲート
４５とＤ型フリツプフロツプ４６とで形成されて
いる。
第６図は第２図のａ〜ｏ点の状態を示すもので
あり、この実施例ではＭ＝11、Ｎ＝12であるの
で、第６図ａのクロツクパルスを11個カウントす
ると第６図ｆのパルスが発生し、また12個カウン
トすると、第６図ｍのパルスを発生し、この分周
出力に基づいて第６図ｈ，ｏのデユテイ比50％の
第１及び第２の矩形波列が形成される。
あり、この実施例ではＭ＝11、Ｎ＝12であるの
で、第６図ａのクロツクパルスを11個カウントす
ると第６図ｆのパルスが発生し、また12個カウン
トすると、第６図ｍのパルスを発生し、この分周
出力に基づいて第６図ｈ，ｏのデユテイ比50％の
第１及び第２の矩形波列が形成される。
第７図は第６図の一部を拡大し、第２図のａ，
ｆ，ｇ及びｐ点の状態を示すものである。
ｆ，ｇ及びｐ点の状態を示すものである。
第８図は第３図Ｌの一部を詳しく示す波形であ
る。尚この出力PWM波の周波数fOUTと原発振器
１の周波数f0とは、f0＝２×Ｍ×Ｎ×６×fOUTの
関係を有する。
る。尚この出力PWM波の周波数fOUTと原発振器
１の周波数f0とは、f0＝２×Ｍ×Ｎ×６×fOUTの
関係を有する。
上述から明らかなように、本実施例では第３図
Ｑに示すように第１のパルス列Ａと第２のパルス
列Ｂとを出力PWM波の周期の1/3周期で繰返し
発生させ、これを分配してPWM波を形成するの
で、回路構成を簡略化することが可能になる。
尚、第８図に示すようなPWM波によつてブリツ
ジ型インバータを駆動すれば、５，７，１１次等
の低次高調波成分を大幅に低減することが可能に
なる。
Ｑに示すように第１のパルス列Ａと第２のパルス
列Ｂとを出力PWM波の周期の1/3周期で繰返し
発生させ、これを分配してPWM波を形成するの
で、回路構成を簡略化することが可能になる。
尚、第８図に示すようなPWM波によつてブリツ
ジ型インバータを駆動すれば、５，７，１１次等
の低次高調波成分を大幅に低減することが可能に
なる。
以上、本発明の実施例について述べたが、本発
明はこれに限定されるものでなく、更に変形可能
なものである。例えば１／Ｍ及び１／Ｎ分周器
４，７のＭ及びＮを例えばＭ＝９、Ｎ＝10に変え
て、第１図のＲ，Ｓ，Ｑ点に第９図Ｒ，Ｓ，Ｑで
示すような波形を得てもよい。また、更に、Ｍ及
びＮを変えて種々の波形を得てもよい。また合成
回路１０を第１図と等価な別の論理回路で構成し
てもよい。また電圧制御を行うために、第８図に
示す変調波と、これよりも高周波で断続した変調
波とを重ね合せてトランジスタ２９〜３４のベー
ス信号としてもよい。また、直流電源３８から断
続させた電圧をインバータに供給してもよい。即
ち、特開昭56−150973号公報に開示されている方
式にも適用可能である。
明はこれに限定されるものでなく、更に変形可能
なものである。例えば１／Ｍ及び１／Ｎ分周器
４，７のＭ及びＮを例えばＭ＝９、Ｎ＝10に変え
て、第１図のＲ，Ｓ，Ｑ点に第９図Ｒ，Ｓ，Ｑで
示すような波形を得てもよい。また、更に、Ｍ及
びＮを変えて種々の波形を得てもよい。また合成
回路１０を第１図と等価な別の論理回路で構成し
てもよい。また電圧制御を行うために、第８図に
示す変調波と、これよりも高周波で断続した変調
波とを重ね合せてトランジスタ２９〜３４のベー
ス信号としてもよい。また、直流電源３８から断
続させた電圧をインバータに供給してもよい。即
ち、特開昭56−150973号公報に開示されている方
式にも適用可能である。
第１図は本発明の実施例に係わるインバータ装
置を示すブロツク図、第２図は第１図の一部を更
に詳しく示すブロツク図、第３図は第１図のＡ〜
Ｑ点の状態を示す波形図、第４図及び第５図は第
１図のＲ，Ｓ，Ｑ点の状態を第３図よりも時間軸
を伸長した状態を示す波形図、第６図は第２図の
ａ〜ｏ点の状態を示す波形図、第７図は第２図の
ａ，ｆ，ｇ，ｐ点の状態を第６図よりも拡大して
示す波形図、第８図は第３図Ｌの一部を示す波形
図、第９図は変形例を示す波形図である。 尚図面に用いられている符号に於いて、１は
OSC、２は分周器、３は第１の矩形波列発生回
路、６は第２の矩形波列発生回路、９は位相比較
回路、１０は波形合成回路である。
置を示すブロツク図、第２図は第１図の一部を更
に詳しく示すブロツク図、第３図は第１図のＡ〜
Ｑ点の状態を示す波形図、第４図及び第５図は第
１図のＲ，Ｓ，Ｑ点の状態を第３図よりも時間軸
を伸長した状態を示す波形図、第６図は第２図の
ａ〜ｏ点の状態を示す波形図、第７図は第２図の
ａ，ｆ，ｇ，ｐ点の状態を第６図よりも拡大して
示す波形図、第８図は第３図Ｌの一部を示す波形
図、第９図は変形例を示す波形図である。 尚図面に用いられている符号に於いて、１は
OSC、２は分周器、３は第１の矩形波列発生回
路、６は第２の矩形波列発生回路、９は位相比較
回路、１０は波形合成回路である。
Claims (1)
- 【特許請求の範囲】 １ 高調波低減用パルス幅変調波の周期の1/3期
間中に４個以上の偶数個の矩形波を含む第１の矩
形波列を前記パルス幅変調波に同期するように発
生する第１の矩形波列発生回路と、 前記パルス幅変調波の周期の1/3期間中に前記
第１の矩形波列よりも１つ多い又は１つ少ない数
の矩形波を含む第２の矩形波列を前記パルス幅変
調波に同期するように発生する第２の矩形波列発
生回路と、 前記第１の矩形波列と前記第２の矩形波列とを
位相比較し、前記パルス幅変調波の周期の1/6に
相当する時間幅を夫々有する第１のパルス列と第
２のパルス列とを交互に且つ両者の境界を基準に
して対称に発生する位相比較回路と、 30度〜150度の期間に高レベル出力を発生する
回路を含み、前記位相比較回路から得られる前記
第１のパルス列を−30度〜＋30度の期間に配置
し、前記第２のパルス列を150度〜210度の期間に
配置してパルス幅変調波を合成する波形合成回路
と、 から成る高調波低減用パルス幅変調波発生回路。 ２ 前記位相比較回路は排他的ORゲートである
特許請求の範囲第１項記載のパルス幅変調波発生
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57063315A JPS58182478A (ja) | 1982-04-16 | 1982-04-16 | 高調波低減用パルス幅変調波発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57063315A JPS58182478A (ja) | 1982-04-16 | 1982-04-16 | 高調波低減用パルス幅変調波発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58182478A JPS58182478A (ja) | 1983-10-25 |
| JPH0442910B2 true JPH0442910B2 (ja) | 1992-07-14 |
Family
ID=13225716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57063315A Granted JPS58182478A (ja) | 1982-04-16 | 1982-04-16 | 高調波低減用パルス幅変調波発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182478A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6336189U (ja) * | 1986-08-21 | 1988-03-08 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558214A (en) * | 1978-06-30 | 1980-01-21 | Toshiba Corp | Inverter control circuit |
| JPS5532433A (en) * | 1978-08-25 | 1980-03-07 | Toshiba Corp | System for controlling inverter |
-
1982
- 1982-04-16 JP JP57063315A patent/JPS58182478A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558214A (en) * | 1978-06-30 | 1980-01-21 | Toshiba Corp | Inverter control circuit |
| JPS5532433A (en) * | 1978-08-25 | 1980-03-07 | Toshiba Corp | System for controlling inverter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58182478A (ja) | 1983-10-25 |
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