JPH0436605B2 - - Google Patents
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- JPH0436605B2 JPH0436605B2 JP62239820A JP23982087A JPH0436605B2 JP H0436605 B2 JPH0436605 B2 JP H0436605B2 JP 62239820 A JP62239820 A JP 62239820A JP 23982087 A JP23982087 A JP 23982087A JP H0436605 B2 JPH0436605 B2 JP H0436605B2
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- transistor
- circuit
- current
- voltage
- gate
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- 238000004519 manufacturing process Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はCMOS回路からの低電圧出力信号
をレベルシフトして高電圧出力信号として出力す
るインターフエース回路に関し、特にCMOS−
DMOS構成の高耐圧デイスプレイドライバIC等
に使用されるインターフエース回路に関する。
をレベルシフトして高電圧出力信号として出力す
るインターフエース回路に関し、特にCMOS−
DMOS構成の高耐圧デイスプレイドライバIC等
に使用されるインターフエース回路に関する。
（従来の技術）
CMOS回路からの低電圧出力信号をレベルシ
フトして高電圧出力信号として出力するインター
フエース回路にあつては、DMOS（Doubled
efusion MOS）トランジスタが出力断トランジ
スタとして通常用いられている。これは、出力段
トランジスタには100〜300V程度の高電圧が電源
電圧として印加されるので、出力段に高耐圧のト
ランジスタが必要なためである。
フトして高電圧出力信号として出力するインター
フエース回路にあつては、DMOS（Doubled
efusion MOS）トランジスタが出力断トランジ
スタとして通常用いられている。これは、出力段
トランジスタには100〜300V程度の高電圧が電源
電圧として印加されるので、出力段に高耐圧のト
ランジスタが必要なためである。
DMOSトランジスタは簡単な製造工程で容易
に高耐圧が得られることが知られている。
に高耐圧が得られることが知られている。
このように出力段にDMOSトランジスタを用
いたインターフエース回路は、例えば第４図に示
すように構成されている。
いたインターフエース回路は、例えば第４図に示
すように構成されている。
第４図において、HVCCは高圧電源（100〜
300V）であり、VDDは5VのCMOS回路電源であ
る。すなわち、このインターフエース回路にあつ
ては、CMOSレベルの制御信号をNPNトランジ
スタＮ１，Ｎ２より構成される第１のカレントミ
ラー回路とPNPトランジスタＰ１，Ｐ２により
構成される第２のカレントミラー回路を用いてレ
ベルシフトし、これによつてプルアツプ用のＮチ
ヤネルDMOSトランジスタＤ１を制御すると共
に、プルダウン用のＮチヤネルDMOSトランジ
スタＤ２をCMOSレベルの制御信号で直接制御
する構成である。
300V）であり、VDDは5VのCMOS回路電源であ
る。すなわち、このインターフエース回路にあつ
ては、CMOSレベルの制御信号をNPNトランジ
スタＮ１，Ｎ２より構成される第１のカレントミ
ラー回路とPNPトランジスタＰ１，Ｐ２により
構成される第２のカレントミラー回路を用いてレ
ベルシフトし、これによつてプルアツプ用のＮチ
ヤネルDMOSトランジスタＤ１を制御すると共
に、プルダウン用のＮチヤネルDMOSトランジ
スタＤ２をCMOSレベルの制御信号で直接制御
する構成である。
第１および第２のカレントミラー回路に流れる
電流は、第１のカレントミラー回路のトランジス
タＮ１，Ｎ２の共通ベースと接地GND端子間に
設けられたＮチヤネルMOSトランジスタＧ３を
スイツチング制御することで制御される。
電流は、第１のカレントミラー回路のトランジス
タＮ１，Ｎ２の共通ベースと接地GND端子間に
設けられたＮチヤネルMOSトランジスタＧ３を
スイツチング制御することで制御される。
今制御信号を“Ｌ”レベルにすると、CMOS
インバータＧ１の出力は“Ｈ”レベルとなり、Ｎ
チヤネルMOSトランジスタＧ３はオンする。こ
の時、第１のカレントミラー回路の１次側に供給
される定電流IrefはトランジスタＧ３に流れ込
み、トランジスタＮ１，Ｎ２はオフとなる。従つ
て、トランジスタＰ１，Ｐ２もオフする。
インバータＧ１の出力は“Ｈ”レベルとなり、Ｎ
チヤネルMOSトランジスタＧ３はオンする。こ
の時、第１のカレントミラー回路の１次側に供給
される定電流IrefはトランジスタＧ３に流れ込
み、トランジスタＮ１，Ｎ２はオフとなる。従つ
て、トランジスタＰ１，Ｐ２もオフする。
またCMOSインバータＧ２の出力もＧ１と同
様に“Ｈ”レベルとなり、DMOSトランジスタ
Ｄ２がオンする。このトランジスタＤ２がオンす
ることにより、トランジスタＤ１のゲート電圧は
“Ｌ”となりこのトランジスタＤ１はオフする。
この時、出力端子OUTの電位は“Ｌ”レベルと
なる。
様に“Ｈ”レベルとなり、DMOSトランジスタ
Ｄ２がオンする。このトランジスタＤ２がオンす
ることにより、トランジスタＤ１のゲート電圧は
“Ｌ”となりこのトランジスタＤ１はオフする。
この時、出力端子OUTの電位は“Ｌ”レベルと
なる。
制御信号が“Ｈ”レベルの時には、インバータ
Ｇ１，Ｇ２の出力は共に“Ｌ”レベルで、トラン
ジスタＤ２およびＧ３はオフとなる。電流Irefは
トランジスタＮ１，Ｎ２の第１のカレントミラー
回路を介してトランジスタＰ１に流れ、トランジ
スタＰ２にはＰ１のミラー電流が出力端子OUT
に流れる。この電流によるツエナーダイオードＺ
の電圧降下がゲート・ソース間電圧VGSとして
DMOSトランジスタＤ１加わり、このトランジ
スタＤ１がオン状態となる。この時の出力端子
OUTの電位は“Ｈ”すなわちHVCCとなる。
Ｇ１，Ｇ２の出力は共に“Ｌ”レベルで、トラン
ジスタＤ２およびＧ３はオフとなる。電流Irefは
トランジスタＮ１，Ｎ２の第１のカレントミラー
回路を介してトランジスタＰ１に流れ、トランジ
スタＰ２にはＰ１のミラー電流が出力端子OUT
に流れる。この電流によるツエナーダイオードＺ
の電圧降下がゲート・ソース間電圧VGSとして
DMOSトランジスタＤ１加わり、このトランジ
スタＤ１がオン状態となる。この時の出力端子
OUTの電位は“Ｈ”すなわちHVCCとなる。
このような構成のインターフエース回路では、
第１のカレントミラー回路がオンしている場合も
オフしている場合も共に電流IrefがVDDとGND間
に流れることになる。この回路を１ビツトのイン
ターフエース回路として用いる場合にはその消費
電流は特に問題とはならないが、一般には１ビツ
トのインターフエース回路として用いることは少
なく、例えばデイスプレイICを構成する場合に
は30〜60ビツトのインターフエース回路が必要と
なる。
第１のカレントミラー回路がオンしている場合も
オフしている場合も共に電流IrefがVDDとGND間
に流れることになる。この回路を１ビツトのイン
ターフエース回路として用いる場合にはその消費
電流は特に問題とはならないが、一般には１ビツ
トのインターフエース回路として用いることは少
なく、例えばデイスプレイICを構成する場合に
は30〜60ビツトのインターフエース回路が必要と
なる。
第４図の回路でこのような複数ビツトのインタ
ーフエース回路を構成する場合には、第４図の回
路を複数個設ける必要がある。したがつて、各ビ
ツト毎にIrefが消費される従来の回路では、その
消費電流はビツト数の増加に伴つて増大する欠点
がある。
ーフエース回路を構成する場合には、第４図の回
路を複数個設ける必要がある。したがつて、各ビ
ツト毎にIrefが消費される従来の回路では、その
消費電流はビツト数の増加に伴つて増大する欠点
がある。
（発明が解決しようとする問題点）
この発明は前述の事情に鑑みなされたもので、
従来のインターフエース回路では各ビツト毎に常
に一定電流が流れるためのビツト数が増加すると
それに伴つて消費電流が増大する点を改善し、消
費電流の増加を招くことなくビツト数を増加でき
るようにし、低消費電流のインターフエース回路
を提供することを目的とする。
従来のインターフエース回路では各ビツト毎に常
に一定電流が流れるためのビツト数が増加すると
それに伴つて消費電流が増大する点を改善し、消
費電流の増加を招くことなくビツト数を増加でき
るようにし、低消費電流のインターフエース回路
を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
この発明によるインターフエース回路にあつて
は、低電圧出力信号をレベルシフトして高電圧出
力信号として出力するインターフエース回路にお
いて、ゲート及びドレインが共通接続され定電流
が供給される第１のトランジスタと、低電圧制御
信号に応じてスイツチング制御されるスイツチ回
路と、このスイツチ回路の動作に応じて、前記第
１のトランジスタを共通の１次側としてこの第１
のトランジスタに流れる電流に応じた電流を流す
複数の第２のトランジスタと、この第２のトラン
ジスタの出力電流を折り返すカレントミラー回路
と、このカレントミラー回路で折り返された電流
により所定の電圧を発生する電圧発生手段と、こ
の電圧発生手段により発生された電圧で導通状態
に制御され、出力端子を所定の高電位に引上げる
プルアツプ用のDMOSトランジスタと、低電圧
制御信号によりスイツチング制御され、前記出力
端子を基準電位に引下げるプルダウン用の
DMOSトランジスタとを具備したものである。
は、低電圧出力信号をレベルシフトして高電圧出
力信号として出力するインターフエース回路にお
いて、ゲート及びドレインが共通接続され定電流
が供給される第１のトランジスタと、低電圧制御
信号に応じてスイツチング制御されるスイツチ回
路と、このスイツチ回路の動作に応じて、前記第
１のトランジスタを共通の１次側としてこの第１
のトランジスタに流れる電流に応じた電流を流す
複数の第２のトランジスタと、この第２のトラン
ジスタの出力電流を折り返すカレントミラー回路
と、このカレントミラー回路で折り返された電流
により所定の電圧を発生する電圧発生手段と、こ
の電圧発生手段により発生された電圧で導通状態
に制御され、出力端子を所定の高電位に引上げる
プルアツプ用のDMOSトランジスタと、低電圧
制御信号によりスイツチング制御され、前記出力
端子を基準電位に引下げるプルダウン用の
DMOSトランジスタとを具備したものである。
（作用）
前記構成のインターフエース回路にあつては、
前記スイツチ回路によつて、第１のトランジスタ
をオン状態にしたままで第２のトランジスタをス
イツチング制御することができる。したがつて、
第１のカレントミラー回路の１次側を共通に利用
した状態で各低電圧制御信号毎にその２次側を制
御してプルアツプ用のDMOSトランジスタの導
通状態を制御できるようになり、１ビツト構成の
ものと同じ消費電流の複数ビツトのインターフエ
ース回路が得られる。
前記スイツチ回路によつて、第１のトランジスタ
をオン状態にしたままで第２のトランジスタをス
イツチング制御することができる。したがつて、
第１のカレントミラー回路の１次側を共通に利用
した状態で各低電圧制御信号毎にその２次側を制
御してプルアツプ用のDMOSトランジスタの導
通状態を制御できるようになり、１ビツト構成の
ものと同じ消費電流の複数ビツトのインターフエ
ース回路が得られる。
（実施例）
以下、図面を参照してこの発明の実施例を説明
する。
する。
第１図にこの発明の一実施例に係るインターフ
エース回路を示す。図中１０1〜１０ｎはそれぞ
れ１ビツトに対応するインターフエース回路部で
あり、これらはそれぞれ同一の回路構成より成つ
ている。以下、図示されている回路部１０1につ
いて説明する。
エース回路を示す。図中１０1〜１０ｎはそれぞ
れ１ビツトに対応するインターフエース回路部で
あり、これらはそれぞれ同一の回路構成より成つ
ている。以下、図示されている回路部１０1につ
いて説明する。
回路部１０1は第４図の従来の回路と同様に、
CMOSレベルの制御信号を第１および第２のカ
レントミラー回路を利用してレベルシフトするこ
とによりプルアツプ用のＮチヤネルDMOSトラ
ンジスタＤ１を制御すると共に、プルダウン用の
ＮチヤネルDMOSトランジスタＤ２をCMOSレ
ベルの制御信号で直接制御する構成であるが、第
１のカレントミラー回路はＮチヤネルDMOSト
ランジスタＤ３，Ｄ４で構成し、その１次側とな
るトランジスタＤ３のゲートおよびドレインの共
通接続点と２次側のトランジスタＤ４のゲートと
の間にスイツチ回路を設け、このスイツチ回路に
よりその１次側と２次側との分離および結合を制
御できるようにして各回路部１０1〜１０ｎでそ
の１次側を定電圧発生回路として共通に利用して
いる。
CMOSレベルの制御信号を第１および第２のカ
レントミラー回路を利用してレベルシフトするこ
とによりプルアツプ用のＮチヤネルDMOSトラ
ンジスタＤ１を制御すると共に、プルダウン用の
ＮチヤネルDMOSトランジスタＤ２をCMOSレ
ベルの制御信号で直接制御する構成であるが、第
１のカレントミラー回路はＮチヤネルDMOSト
ランジスタＤ３，Ｄ４で構成し、その１次側とな
るトランジスタＤ３のゲートおよびドレインの共
通接続点と２次側のトランジスタＤ４のゲートと
の間にスイツチ回路を設け、このスイツチ回路に
よりその１次側と２次側との分離および結合を制
御できるようにして各回路部１０1〜１０ｎでそ
の１次側を定電圧発生回路として共通に利用して
いる。
このスイツチ回路は、トランジスタＤ３のゲー
トおよびドレインの共通接続点と２次側のトラン
ジスタＤ４のゲートとの間にソース・ドレイン間
の電流通路が挿入されたＰチヤネルMOSトラン
ジスタＴ１と、トランジスタＤ４のゲートと接地
GND端子との間にソース・ドレイン間の電流通
路が挿入されたＮチヤネルMOSトランジスタＴ
２とにより構成され、これらのトランジスタＴ
１，Ｔ２はCMOSインバータ回路Ｇ１の出力に
よつてそれぞれスイツチング制御される。
トおよびドレインの共通接続点と２次側のトラン
ジスタＤ４のゲートとの間にソース・ドレイン間
の電流通路が挿入されたＰチヤネルMOSトラン
ジスタＴ１と、トランジスタＤ４のゲートと接地
GND端子との間にソース・ドレイン間の電流通
路が挿入されたＮチヤネルMOSトランジスタＴ
２とにより構成され、これらのトランジスタＴ
１，Ｔ２はCMOSインバータ回路Ｇ１の出力に
よつてそれぞれスイツチング制御される。
すなわち、制御信号が“Ｈ”レベルの時には、
インバータＧ１の出力が“Ｌ”レベルとなり、ト
ランジスタＴ１がオンし、トランジスタＴ２がオ
フする。したがつて、トランジスタＤ４にはトラ
ンジスタＤ３と同じゲート・ソース間電圧VGSが
加えられることになり、抵抗Ｒ１によつて発生さ
れる電流Irefと同一値の電流がトランジスタＤ４
に流れる。この結果、PNPトランジスタＰ１，
Ｐ２より構成される第２のカレントミラー回路が
オンし、ツエナーダイオードＺによつてトランジ
スタＤ１のVGSが発生されてトランジスタＤ１が
オンする。この時、トランジスタＤ２はインバー
タＧ２の“Ｌ”レベル出力によつてオフ状態に制
御されているため、出力端子OUTの電位は“Ｈ”
すなわちHVCCとなる。
インバータＧ１の出力が“Ｌ”レベルとなり、ト
ランジスタＴ１がオンし、トランジスタＴ２がオ
フする。したがつて、トランジスタＤ４にはトラ
ンジスタＤ３と同じゲート・ソース間電圧VGSが
加えられることになり、抵抗Ｒ１によつて発生さ
れる電流Irefと同一値の電流がトランジスタＤ４
に流れる。この結果、PNPトランジスタＰ１，
Ｐ２より構成される第２のカレントミラー回路が
オンし、ツエナーダイオードＺによつてトランジ
スタＤ１のVGSが発生されてトランジスタＤ１が
オンする。この時、トランジスタＤ２はインバー
タＧ２の“Ｌ”レベル出力によつてオフ状態に制
御されているため、出力端子OUTの電位は“Ｈ”
すなわちHVCCとなる。
また制御信号が“Ｌ”レベルになると、インバ
ータＧ１の出力が“Ｈ”レベルとなり、トランジ
スタＴ１がオフし、トランジスタＴ２がオンす
る。したがつて、トランジスタＤ４のゲートに蓄
積された電荷が放電されてトランジスタＤ４はオ
フし、第２のカレントミラー回路には電流が流れ
なくなる。この時、トランジスタＤ２はインバー
タＧ２の“Ｈ”レベル出力によつてオン状態に制
御されるので、トランジスタＤ１のゲート電位が
下げられてこのトランジスタＤ１はオフ状態とな
る。この結果、出力端子OUTの電位は“Ｌ”す
なわち接地GND電位となる。
ータＧ１の出力が“Ｈ”レベルとなり、トランジ
スタＴ１がオフし、トランジスタＴ２がオンす
る。したがつて、トランジスタＤ４のゲートに蓄
積された電荷が放電されてトランジスタＤ４はオ
フし、第２のカレントミラー回路には電流が流れ
なくなる。この時、トランジスタＤ２はインバー
タＧ２の“Ｈ”レベル出力によつてオン状態に制
御されるので、トランジスタＤ１のゲート電位が
下げられてこのトランジスタＤ１はオフ状態とな
る。この結果、出力端子OUTの電位は“Ｌ”す
なわち接地GND電位となる。
この回路においても電源VDD端子と接地GND端
子間には電流Irefが常に流れていることになる
が、前述のようにスイツチ回路を第１のカレント
ミラー回路に設け、このスイツチ回路をCMOS
回路の出力で制御することによつて１次側と２次
側とを結合したり、分離したりできる構成である
ので、その１次側を各回路部１０1〜１０ｎで共
通に利用できる。このため、VDD端子と接地GND
端子間に流れる電流は、出力ビツト数すなわち出
力段の数に関係なく常にIrefで済むようになる。
子間には電流Irefが常に流れていることになる
が、前述のようにスイツチ回路を第１のカレント
ミラー回路に設け、このスイツチ回路をCMOS
回路の出力で制御することによつて１次側と２次
側とを結合したり、分離したりできる構成である
ので、その１次側を各回路部１０1〜１０ｎで共
通に利用できる。このため、VDD端子と接地GND
端子間に流れる電流は、出力ビツト数すなわち出
力段の数に関係なく常にIrefで済むようになる。
また、このインターフエース回路では第１のカ
レントミラー回路をDMOSトランジスタで構成
しているので、高耐圧を得るための製造工程が複
雑なNPNトランジスタを含まない構成になつて
おり、プロセスの難易度が下がり、製造マージン
の向上を計ることができる。
レントミラー回路をDMOSトランジスタで構成
しているので、高耐圧を得るための製造工程が複
雑なNPNトランジスタを含まない構成になつて
おり、プロセスの難易度が下がり、製造マージン
の向上を計ることができる。
第２図および第３図はそれぞれ第１図のインタ
ーフエース回路の具体的構成の一例を示したもの
である。
ーフエース回路の具体的構成の一例を示したもの
である。
第２図のインターフエース回路において、Ｄ
４，……Ｄ４ｎはそれぞれDMOSトランジスタ
Ｄ３と対をなして第１のカレントミラー回路を構
成する２次側のDMOSトランジスタであり、そ
の各カレントミラー回路にはそれぞれ独立して制
御されるスイツチ回路が設けられている。すなわ
ち、ＰチヤネルMOSトランジスタＴ１１および
ＮチヤネルMOSトランジスタＴ２１により構成
されるスイツチ回路は、回路部１０1における第
１のカレントミラー回路の１次側トランジスタＤ
３と２次側トランジスタＤ４との分離および結合
をインバータＧ１の出力信号レベルに応じて行な
い、またＰチヤネルMOSトランジスタＴ１ｎお
よびＮチヤネルMOSトランジスタＴ２ｎにより
構成されるスイツチ回路は、Ｎ段目の回路部１０
ｎにおける第１のカレントミラー回路の１次側ト
ランジスタＤ３と２次側トランジスタＤ４ｎとの
分離および結合をインバータGnの出力信号レベ
ルに応じて行なつている。
４，……Ｄ４ｎはそれぞれDMOSトランジスタ
Ｄ３と対をなして第１のカレントミラー回路を構
成する２次側のDMOSトランジスタであり、そ
の各カレントミラー回路にはそれぞれ独立して制
御されるスイツチ回路が設けられている。すなわ
ち、ＰチヤネルMOSトランジスタＴ１１および
ＮチヤネルMOSトランジスタＴ２１により構成
されるスイツチ回路は、回路部１０1における第
１のカレントミラー回路の１次側トランジスタＤ
３と２次側トランジスタＤ４との分離および結合
をインバータＧ１の出力信号レベルに応じて行な
い、またＰチヤネルMOSトランジスタＴ１ｎお
よびＮチヤネルMOSトランジスタＴ２ｎにより
構成されるスイツチ回路は、Ｎ段目の回路部１０
ｎにおける第１のカレントミラー回路の１次側ト
ランジスタＤ３と２次側トランジスタＤ４ｎとの
分離および結合をインバータGnの出力信号レベ
ルに応じて行なつている。
このようにｎビツトのインターフエース回路を
構成する事によつて、電源VDD端子と接地GND端
子間に流れる電流値を１ビツト構成のインターフ
エース回路と同じにすることができ、低消費電流
化が実現できる。
構成する事によつて、電源VDD端子と接地GND端
子間に流れる電流値を１ビツト構成のインターフ
エース回路と同じにすることができ、低消費電流
化が実現できる。
また、この第２図の回路では、第１のカレント
ミラー回路の１次側トランジスタＤ３のドレイン
およびゲートの共通接続点にスイツチ回路の一端
を直接接続する代わりに、トランジスタＤ３の流
れる電流をNPNトランジスタＮ１０，Ｎ１１よ
り成るカレントミラー回路で受け、そのミラー電
流を抵抗Ｒ１１に供給することで所定の電圧を発
生させて各スイツチ回路の電源線となるラインＡ
のインピーダンスの低減を計つている。このよう
にするとラインＡの電位変動を抑制することがで
きるので、ラインＡに付加される容量値が大きく
なる多ビツト例えば64ビツト構成以上のインター
フエース回路に特に有効である。また第２のカレ
ントミラー回路を構成するPNPトランジスタＰ
１，Ｐ２の共通ベースとHVCC間、およびPNP
トランジスタＰ１ｎ，Ｐ２ｎの共通ベースと
HVCC間にそれぞれ導入された抵抗Ｒ２，Ｒ２
ｎは、Ｐ１，Ｐ２，Ｐ１ｎ，Ｐ２ｎのオフリーク
電流を吸収するために設けられたものである。
ミラー回路の１次側トランジスタＤ３のドレイン
およびゲートの共通接続点にスイツチ回路の一端
を直接接続する代わりに、トランジスタＤ３の流
れる電流をNPNトランジスタＮ１０，Ｎ１１よ
り成るカレントミラー回路で受け、そのミラー電
流を抵抗Ｒ１１に供給することで所定の電圧を発
生させて各スイツチ回路の電源線となるラインＡ
のインピーダンスの低減を計つている。このよう
にするとラインＡの電位変動を抑制することがで
きるので、ラインＡに付加される容量値が大きく
なる多ビツト例えば64ビツト構成以上のインター
フエース回路に特に有効である。また第２のカレ
ントミラー回路を構成するPNPトランジスタＰ
１，Ｐ２の共通ベースとHVCC間、およびPNP
トランジスタＰ１ｎ，Ｐ２ｎの共通ベースと
HVCC間にそれぞれ導入された抵抗Ｒ２，Ｒ２
ｎは、Ｐ１，Ｐ２，Ｐ１ｎ，Ｐ２ｎのオフリーク
電流を吸収するために設けられたものである。
第３図に示されているインターフエース回路
は、ゲートが接地GND端子に接続されたＰチヤ
ネルMOSトランジスタ３０を負荷として第１の
カレントミラーの１次側を構成すると共に、マル
チコレクタ型のPNPトランジスタ２０〜２０ｎ
を各回路部１０1〜１０ｎにおける第２のカレン
トミラー回路として使用したものである。また、
ここではプルダウン用のトランジスタＤ２および
スイツチ回路の駆動をそれぞれ別のインバータＧ
１，Ｇ１′（回路部１０ｎではGn，Gn′）で行な
い、動作の高速化を計つている。この構成におい
ても、VDDとGND端子間に流れる電流はIrefだけ
で済むので、低消費電流のインターフエース回路
を実現できる。
は、ゲートが接地GND端子に接続されたＰチヤ
ネルMOSトランジスタ３０を負荷として第１の
カレントミラーの１次側を構成すると共に、マル
チコレクタ型のPNPトランジスタ２０〜２０ｎ
を各回路部１０1〜１０ｎにおける第２のカレン
トミラー回路として使用したものである。また、
ここではプルダウン用のトランジスタＤ２および
スイツチ回路の駆動をそれぞれ別のインバータＧ
１，Ｇ１′（回路部１０ｎではGn，Gn′）で行な
い、動作の高速化を計つている。この構成におい
ても、VDDとGND端子間に流れる電流はIrefだけ
で済むので、低消費電流のインターフエース回路
を実現できる。
［発明の効果］
以上のようにこの発明によれば、消費電流を増
加させることなく多ビツトのインターフエース回
路を構成することができるようになる。
加させることなく多ビツトのインターフエース回
路を構成することができるようになる。
第１図はこの発明の一実施例に係るインターフ
エース回路の基本構成を説明する回路図、第２図
および第３図はそれぞれ第１図のインターフエー
ス回路の具体的構成の一例を示す回路図、第４図
は従来のインターフエース回路を説明する回路図
である。 Ｄ１〜Ｄ４……ＮチヤネルDMOSトランジス
タ、Ｐ１，Ｐ２……PNPトランジスタ、Ｔ１…
…ＰチヤネルMOSトランジスタ、Ｔ１……Ｎチ
ヤネルMOSトランジスタ、Ｚ１……ツエナーダ
イオード。
エース回路の基本構成を説明する回路図、第２図
および第３図はそれぞれ第１図のインターフエー
ス回路の具体的構成の一例を示す回路図、第４図
は従来のインターフエース回路を説明する回路図
である。 Ｄ１〜Ｄ４……ＮチヤネルDMOSトランジス
タ、Ｐ１，Ｐ２……PNPトランジスタ、Ｔ１…
…ＰチヤネルMOSトランジスタ、Ｔ１……Ｎチ
ヤネルMOSトランジスタ、Ｚ１……ツエナーダ
イオード。
Claims (1)
- 【特許請求の範囲】 １ 低電圧出力信号をレベルシフトして高電圧出
力信号として出力するインターフエース回路にお
いて、 ゲート及びドレインが共通接続され定電流が供
給される第１のトランジスタと、 低電圧制御信号に応じてスイツチング制御され
るスイツチ回路と、 このスイツチ回路の動作に応じて、前記第１の
トランジスタを共通の１次側としてこの第１のト
ランジスタに流れる電流に応じた電流を流す複数
の第２のトランジスタと、 この第２のトランジスタの出力電流に折り返す
カレントミラー回路と、 このカレントミラー回路で折り返された電流に
より所定の電圧を発生する電圧発生手段と、 この電圧発生手段により発生された電圧で導通
状態に制御され、出力端子を所定の高電位に引上
げるプルアツプ用のDMOSトランジスタと、 低電圧制御信号によりスイツチング制御され、
前記出力端子を基準電位に引下げるプルダウン用
のDMOSトランジスタとを具備することを特徴
とするインターフエース回路。 ２ 前記第１および第２のトランジスタはそれぞ
れDMOSトランジスタであり、前記スイツチ回
路は、その第１のトランジスタのドレインおよび
ゲートの共通接続点と第２のトランジスタのゲー
ト間に挿入されたＰチヤネルMOSトランジスタ
と、第２のトランジスタのゲートと接地端子間に
挿入されたＮチヤネルMOSトランジスタとを備
え、これらのＰチヤネルMOSトランジスタおよ
びＮチヤネルMOSトランジスタの各ゲートには
前記低電圧制御信号が供給されることを特徴とす
る特許請求の範囲第１項記載のインターフエース
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62239820A JPS6481521A (en) | 1987-09-24 | 1987-09-24 | Interface circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62239820A JPS6481521A (en) | 1987-09-24 | 1987-09-24 | Interface circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6481521A JPS6481521A (en) | 1989-03-27 |
| JPH0436605B2 true JPH0436605B2 (ja) | 1992-06-16 |
Family
ID=17050335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62239820A Granted JPS6481521A (en) | 1987-09-24 | 1987-09-24 | Interface circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6481521A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3022410B2 (ja) | 1997-06-17 | 2000-03-21 | 日本電気株式会社 | インタフェース回路およびその判定レベル設定方法 |
-
1987
- 1987-09-24 JP JP62239820A patent/JPS6481521A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6481521A (en) | 1989-03-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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