JPH04361293A - 同期信号検出回路 - Google Patents
同期信号検出回路Info
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- JPH04361293A JPH04361293A JP3163675A JP16367591A JPH04361293A JP H04361293 A JPH04361293 A JP H04361293A JP 3163675 A JP3163675 A JP 3163675A JP 16367591 A JP16367591 A JP 16367591A JP H04361293 A JPH04361293 A JP H04361293A
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- flop
- flip
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- 238000001514 detection method Methods 0.000 claims description 28
- 238000003079 width control Methods 0.000 claims description 3
- 230000010354 integration Effects 0.000 abstract 2
- 238000000926 separation method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 4
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/08—Separation of synchronising signals from picture signals
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/12—Synchronisation between the display unit and other units, e.g. other display units, video-disc players
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Synchronizing For Television (AREA)
- Details Of Television Scanning (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、例えばコンピュータ用
のディスプレイに応用して好適な同期信号検出回路に関
する。
のディスプレイに応用して好適な同期信号検出回路に関
する。
【０００２】
【従来の技術】コンピュータの中には、そのディスプレ
イに出力するビデオ信号中に、図５に示すように、水平
同期信号のペデスタルのうちバックポーチの部分に、リ
ファレンスパルスＲを挿入し、これを用いてコントラス
トが一定になるように制御するものがある。このように
、バックポーチにリファレンスパルスＲ等の所定の信号
を挿入する場合、シンクチップの部分の長さＳをあまり
長くすると、相対的にペデスタルの部分の長さ（フロン
トポーチの長さＦとバックポーチの長さＢ）が短くなり
、リファレンスパルスＲをバックポーチに挿入すること
ができなくなるおそれがある。そこで、同期信号検出回
路において、バックポーチの長さが短くなり過ぎないよ
うに、シンクチップの長さを水平走査周波数（水平走査
周波数はコンピュータによって異なる）に対応する長さ
に制御するようにしている。
イに出力するビデオ信号中に、図５に示すように、水平
同期信号のペデスタルのうちバックポーチの部分に、リ
ファレンスパルスＲを挿入し、これを用いてコントラス
トが一定になるように制御するものがある。このように
、バックポーチにリファレンスパルスＲ等の所定の信号
を挿入する場合、シンクチップの部分の長さＳをあまり
長くすると、相対的にペデスタルの部分の長さ（フロン
トポーチの長さＦとバックポーチの長さＢ）が短くなり
、リファレンスパルスＲをバックポーチに挿入すること
ができなくなるおそれがある。そこで、同期信号検出回
路において、バックポーチの長さが短くなり過ぎないよ
うに、シンクチップの長さを水平走査周波数（水平走査
周波数はコンピュータによって異なる）に対応する長さ
に制御するようにしている。
【０００３】図４はこのような従来の同期信号検出回路
の一例の構成を示すブロック図である。同期分離回路３
１は入力された信号から水平同期信号を分離、検出し、
検出パルスを出力する。この検出パルスはパルス幅調整
回路３２と周波数検出回路３３に供給される。周波数検
出回路３３は入力された検出パルスの周波数（従って水
平同期信号の周波数）を検出し、その周波数に対応する
信号をパルス幅調整回路３２に供給している。パルス幅
調整回路３２は同期分離回路３１より入力された検出パ
ルスの幅を、周波数検出回路３３より入力される信号に
対応して調整し、出力する。これにより、周波数が高い
程、検出パルスの幅が短くなり、周波数が低い程、検出
パルスの幅が長くなる。
の一例の構成を示すブロック図である。同期分離回路３
１は入力された信号から水平同期信号を分離、検出し、
検出パルスを出力する。この検出パルスはパルス幅調整
回路３２と周波数検出回路３３に供給される。周波数検
出回路３３は入力された検出パルスの周波数（従って水
平同期信号の周波数）を検出し、その周波数に対応する
信号をパルス幅調整回路３２に供給している。パルス幅
調整回路３２は同期分離回路３１より入力された検出パ
ルスの幅を、周波数検出回路３３より入力される信号に
対応して調整し、出力する。これにより、周波数が高い
程、検出パルスの幅が短くなり、周波数が低い程、検出
パルスの幅が長くなる。
【０００４】
【発明が解決しようとする課題】ところで、各コンピュ
ータが出力するビデオ信号のシンクチップの長さＳは、
ほぼ、その水平走査周波数に対応している（周波数が高
い程短く設定されており、周波数が低いほど長く設定さ
れている）のであるが、機種によっては、そのシンクチ
ップの長さＳが、同一周波数の他の機種に比較して短く
設定されている（周波数が比較的低いにも拘らず短く設
定されている）場合がある。
ータが出力するビデオ信号のシンクチップの長さＳは、
ほぼ、その水平走査周波数に対応している（周波数が高
い程短く設定されており、周波数が低いほど長く設定さ
れている）のであるが、機種によっては、そのシンクチ
ップの長さＳが、同一周波数の他の機種に比較して短く
設定されている（周波数が比較的低いにも拘らず短く設
定されている）場合がある。
【０００５】このような場合、従来の回路においては、
シンクチップの長さが水平走査周波数に対応して、より
長く調整されることになる。その結果、例えば図６に示
すように、バックポーチの長さが短くなり、そこにリフ
ァレンスパルスを挿入することができなくなるおそれが
あった。
シンクチップの長さが水平走査周波数に対応して、より
長く調整されることになる。その結果、例えば図６に示
すように、バックポーチの長さが短くなり、そこにリフ
ァレンスパルスを挿入することができなくなるおそれが
あった。
【０００６】本発明はこのような状況に鑑みてなされた
ものであり、バックポーチの長さが必要以上に短くなる
のを防止するようにしたものである。
ものであり、バックポーチの長さが必要以上に短くなる
のを防止するようにしたものである。
【０００７】
【課題を解決するための手段】本発明の同期信号検出回
路は、パルス幅制御手段により制御された検出パルスの
幅を所定の幅に制限するパルス幅制限手段を備えること
を大きな特徴とする。
路は、パルス幅制御手段により制御された検出パルスの
幅を所定の幅に制限するパルス幅制限手段を備えること
を大きな特徴とする。
【０００８】実施例においては、パルス幅制御手段は演
算増幅器１３、コンデンサ１７などを有する積分回路８
により構成され、パルス幅制限手段はフリップフロップ
９により構成されている。
算増幅器１３、コンデンサ１７などを有する積分回路８
により構成され、パルス幅制限手段はフリップフロップ
９により構成されている。
【０００９】
【作用】上記構成の同期信号検出回路においては、検出
パルスのパルス幅が周波数に対応して調整されるが、所
定の値以上にはならないように制限される。従って、バ
ックポーチが必要に以上に狭くなるようなことが防止さ
れる。
パルスのパルス幅が周波数に対応して調整されるが、所
定の値以上にはならないように制限される。従って、バ
ックポーチが必要に以上に狭くなるようなことが防止さ
れる。
【００１０】
【実施例】図１は本発明の同期信号検出回路の一実施例
の構成を示すブロック図である。同期分離回路６には入
力端子１から内部同期信号（例えばＧ（グリーン）信号
中に同期信号が挿入されているシンクオングリーン信号
）が、また、入力端子２からインバータ３、コンデンサ
４および抵抗５を介して外部同期信号が、それぞれ入力
されるようになっている。同期分離回路６は入力された
信号から、水平同期信号を分離、検出し、その検出パス
ス（ＨＤパルス）を発生する。
の構成を示すブロック図である。同期分離回路６には入
力端子１から内部同期信号（例えばＧ（グリーン）信号
中に同期信号が挿入されているシンクオングリーン信号
）が、また、入力端子２からインバータ３、コンデンサ
４および抵抗５を介して外部同期信号が、それぞれ入力
されるようになっている。同期分離回路６は入力された
信号から、水平同期信号を分離、検出し、その検出パス
ス（ＨＤパルス）を発生する。
【００１１】このＨＤパルスはパルス幅制限手段として
のフリップフロップ９のクリア端子と、アンドゲート１
８の一方の入力に供給されている。フリップフロップ９
の出力するパルスの幅は、コンデンサ１０、抵抗１１お
よびダイオード１２よりなる時定数回路により所定の値
に設定されるようになっている。演算増幅器１３、抵抗
１４乃至１６およびコンデンサ１７により構成される積
分回路８は、この時定数回路を制御し、フリップフロッ
プ９が出力するパルスの幅を周波数に対応する値に制御
するようになっている。
のフリップフロップ９のクリア端子と、アンドゲート１
８の一方の入力に供給されている。フリップフロップ９
の出力するパルスの幅は、コンデンサ１０、抵抗１１お
よびダイオード１２よりなる時定数回路により所定の値
に設定されるようになっている。演算増幅器１３、抵抗
１４乃至１６およびコンデンサ１７により構成される積
分回路８は、この時定数回路を制御し、フリップフロッ
プ９が出力するパルスの幅を周波数に対応する値に制御
するようになっている。
【００１２】フリップフロップ７はその時定数が比較的
大きな値（例えば最も低い水平走査周波数の周期より若
干長い時間に対応する値）に設定されており、入力端子
２より外部同期信号が入力されているときリトリガされ
、外部同期信号の入力の有無を検出するようになってい
る。フリップフロップ７の出力はアンドゲート１８の他
方の入力に供給されるとともに、フリップフロップ９の
入力端子Ａに供給されている。アンドゲート１８の出力
とフリップフロップ９の出力がノアゲート１９を介して
図示せぬ回路に供給されるようになっている。
大きな値（例えば最も低い水平走査周波数の周期より若
干長い時間に対応する値）に設定されており、入力端子
２より外部同期信号が入力されているときリトリガされ
、外部同期信号の入力の有無を検出するようになってい
る。フリップフロップ７の出力はアンドゲート１８の他
方の入力に供給されるとともに、フリップフロップ９の
入力端子Ａに供給されている。アンドゲート１８の出力
とフリップフロップ９の出力がノアゲート１９を介して
図示せぬ回路に供給されるようになっている。
【００１３】次にその動作について説明する。フリップ
フロップ７は入力端子２より外部同期信号が入力されて
いるとき、その水平同期信号にトリガされ、その反転出
力端子が低レベルの信号（図２（ｃ））を出力する。予
め設定した時定数に対応する時間が経過してその出力が
高レベルに反転する前に、次の水平同期信号によりリト
リガされるので、結局その出力は、外部同期信号が入力
されている間、低レベルとなる。
フロップ７は入力端子２より外部同期信号が入力されて
いるとき、その水平同期信号にトリガされ、その反転出
力端子が低レベルの信号（図２（ｃ））を出力する。予
め設定した時定数に対応する時間が経過してその出力が
高レベルに反転する前に、次の水平同期信号によりリト
リガされるので、結局その出力は、外部同期信号が入力
されている間、低レベルとなる。
【００１４】同期分離回路６は入力端子２より外部同期
信号が入力されたとき、その入力信号から水平同期信号
を分離、検出し、これに同期してＨＤパルス（図２（ａ
））を発生する。このＨＤパルスのパルス幅（高レベル
の期間）は入力信号中に含まれるシンクチップの幅に対
応している。このＨＤパルスが高レベルである期間（シ
ンクチップの期間）、フリップフロップ９はそのクリア
端子が高レベルとなるので動作可能となり、低レベルで
ある期間クリアされる。
信号が入力されたとき、その入力信号から水平同期信号
を分離、検出し、これに同期してＨＤパルス（図２（ａ
））を発生する。このＨＤパルスのパルス幅（高レベル
の期間）は入力信号中に含まれるシンクチップの幅に対
応している。このＨＤパルスが高レベルである期間（シ
ンクチップの期間）、フリップフロップ９はそのクリア
端子が高レベルとなるので動作可能となり、低レベルで
ある期間クリアされる。
【００１５】フリップフロップ９はその入力端子Ｂに高
レベルの信号が印加され、入力端子Ａにフリップフロッ
プ７より低レベルの信号が入力されており、ＨＤパルス
が入力され、動作可能状態になったときセットされ、そ
の反転出力は低レベルとなる（図２（ｂ））。ＨＤパル
スがなくなると、クリアされるので、その反転出力は高
レベルとなる（図２（ｂ））。このようにしてフリップ
フロップ９の反転出力端子より出力されたパルスが積分
回路８に入力され、積分される。この積分回路８が出力
する積分電圧がフリップフロップ９の時定数回路に供給
されて、その時定数を制御する。これにより、フリップ
フロップ９の出力するパルス（図２（ｂ））の幅が水平
走査周波数（ＨＤパルスの周波数）に対応する値になる
ように（周波数が高い程短くなり、低い程長くなるよう
に）調整される。
レベルの信号が印加され、入力端子Ａにフリップフロッ
プ７より低レベルの信号が入力されており、ＨＤパルス
が入力され、動作可能状態になったときセットされ、そ
の反転出力は低レベルとなる（図２（ｂ））。ＨＤパル
スがなくなると、クリアされるので、その反転出力は高
レベルとなる（図２（ｂ））。このようにしてフリップ
フロップ９の反転出力端子より出力されたパルスが積分
回路８に入力され、積分される。この積分回路８が出力
する積分電圧がフリップフロップ９の時定数回路に供給
されて、その時定数を制御する。これにより、フリップ
フロップ９の出力するパルス（図２（ｂ））の幅が水平
走査周波数（ＨＤパルスの周波数）に対応する値になる
ように（周波数が高い程短くなり、低い程長くなるよう
に）調整される。
【００１６】但し、フリップフロップ９はＨＤパルスが
入力されている期間のみ動作可能である。従って、その
出力パルスのパルス幅が調整されるのは、このＨＤパル
スの幅の範囲内においてであり、出力パルスの幅がＨＤ
パルスの幅（外部同期信号中の水平同期信号のシンクチ
ップの幅）より長くなることはない。
入力されている期間のみ動作可能である。従って、その
出力パルスのパルス幅が調整されるのは、このＨＤパル
スの幅の範囲内においてであり、出力パルスの幅がＨＤ
パルスの幅（外部同期信号中の水平同期信号のシンクチ
ップの幅）より長くなることはない。
【００１７】ナンドゲート１８の一方の入力にはフリッ
プフロップ７より低レベルの信号が入力されているので
、その出力（図２（ｄ））は高レベルのままである。 ノアゲート１９の一方の入力にはこのアンドゲート１８
の出力が供給されているので、ノアゲート１９はフリッ
プフロップ９の出力（図２（ｂ））を反転して出力する
（図２（ｅ））。
プフロップ７より低レベルの信号が入力されているので
、その出力（図２（ｄ））は高レベルのままである。 ノアゲート１９の一方の入力にはこのアンドゲート１８
の出力が供給されているので、ノアゲート１９はフリッ
プフロップ９の出力（図２（ｂ））を反転して出力する
（図２（ｅ））。
【００１８】一方、入力端子１に内部同期信号が入力さ
れているとき、同期分離回路６はその水平同期信号を分
離、検出し、ＨＤパルス（図３（ａ））を発生する。入
力端子１に内部同期信号が入力されているとき、入力端
子２には外部同期信号が入力されないので、フリップフ
ロップ７の反転出力端子の出力（図３（ｃ））は高レベ
ルとなる。これにより、アンドゲート１８はＨＤパルス
（図３（ａ））を反転して出力する（図３（ｄ））。ま
た、フリップフロップ９はリセットされたままとなり、
その反転出力端子の出力（図３（ｂ））は高レベルのま
まとなる。従って、ノアゲート１９はアンドゲート１８
の出力を反転して出力する（図３（ｅ））。
れているとき、同期分離回路６はその水平同期信号を分
離、検出し、ＨＤパルス（図３（ａ））を発生する。入
力端子１に内部同期信号が入力されているとき、入力端
子２には外部同期信号が入力されないので、フリップフ
ロップ７の反転出力端子の出力（図３（ｃ））は高レベ
ルとなる。これにより、アンドゲート１８はＨＤパルス
（図３（ａ））を反転して出力する（図３（ｄ））。ま
た、フリップフロップ９はリセットされたままとなり、
その反転出力端子の出力（図３（ｂ））は高レベルのま
まとなる。従って、ノアゲート１９はアンドゲート１８
の出力を反転して出力する（図３（ｅ））。
【００１９】
【発明の効果】以上のように本発明の同期信号検出回路
によれば、検出パルスのパルス幅が周波数に対応して調
整されるが、所定の値以上にはならないように制限され
るので、バックポーチが必要に以上に狭くなることが防
止される。従って、バックポーチにリファレンスパルス
などを正しく挿入することができる。
によれば、検出パルスのパルス幅が周波数に対応して調
整されるが、所定の値以上にはならないように制限され
るので、バックポーチが必要に以上に狭くなることが防
止される。従って、バックポーチにリファレンスパルス
などを正しく挿入することができる。
【図１】本発明の同期信号検出回路の一実施例の構成を
示すブロック図
示すブロック図
【図２】図１の実施例の外部同期信号が入力されている
場合の動作を説明するタイミングチャート
場合の動作を説明するタイミングチャート
【図３】図１
の実施例の内部同期信号が入力されている場合の動作を
説明するタイミングチャート
の実施例の内部同期信号が入力されている場合の動作を
説明するタイミングチャート
【図４】従来の同期信号検
出回路の一例の構成を示すブロック図
出回路の一例の構成を示すブロック図
【図５】バックポーチに挿入されたリファレンスパルス
を説明する図
を説明する図
【図６】図４の例における課題を説明する図
６ 同期分離回路（同期検出手段）
７ フリップフロップ
８ 積分回路（パルス幅制御手段）
Claims (1)
- 【請求項１】 入力された信号から同期信号を検出し
、検出パルスを出力する同期検出手段と、前記同期検出
手段が出力する検出パルスの幅をその周波数に対応する
幅に制御するパルス幅制御手段と、前記パルス幅制御手
段により制御された検出パルスの幅を所定の幅に制限す
るパルス幅制限手段とを備えることを特徴とする同期信
号検出回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3163675A JPH04361293A (ja) | 1991-06-07 | 1991-06-07 | 同期信号検出回路 |
| US07/892,283 US5357545A (en) | 1991-06-07 | 1992-06-02 | Synchronizing signal detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3163675A JPH04361293A (ja) | 1991-06-07 | 1991-06-07 | 同期信号検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04361293A true JPH04361293A (ja) | 1992-12-14 |
Family
ID=15778462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3163675A Withdrawn JPH04361293A (ja) | 1991-06-07 | 1991-06-07 | 同期信号検出回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5357545A (ja) |
| JP (1) | JPH04361293A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100528478B1 (ko) * | 2003-09-16 | 2005-11-15 | 삼성전자주식회사 | 디스플레이 장치와 그것의 동기신호 판별장치 및 판별방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4024571A (en) * | 1975-08-14 | 1977-05-17 | Rca Corporation | Synchronizing system employing burst crossover detection |
| US4334243A (en) * | 1981-01-12 | 1982-06-08 | Zenith Radio Corporation | Pulse width limiter |
| US4870297A (en) * | 1988-02-05 | 1989-09-26 | Karlock James A | Circuitry for removing information from, or modifying information in, the vertical interval of a television signal |
-
1991
- 1991-06-07 JP JP3163675A patent/JPH04361293A/ja not_active Withdrawn
-
1992
- 1992-06-02 US US07/892,283 patent/US5357545A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5357545A (en) | 1994-10-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980903 |