JPH04354355A - チップキャリヤ - Google Patents
チップキャリヤInfo
- Publication number
- JPH04354355A JPH04354355A JP15535191A JP15535191A JPH04354355A JP H04354355 A JPH04354355 A JP H04354355A JP 15535191 A JP15535191 A JP 15535191A JP 15535191 A JP15535191 A JP 15535191A JP H04354355 A JPH04354355 A JP H04354355A
- Authority
- JP
- Japan
- Prior art keywords
- circuit pattern
- sided
- sided board
- board
- chip carrier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 claims description 41
- 239000011347 resin Substances 0.000 description 12
- 229920005989 resin Polymers 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 229910000679 solder Inorganic materials 0.000 description 7
- 238000007789 sealing Methods 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は能動素子、受動素子等の
各種素子を搭載するとともに、実装基板等に搭載して前
記素子を実装基板に電気回路接続するためのチップキャ
リヤに関する。
各種素子を搭載するとともに、実装基板等に搭載して前
記素子を実装基板に電気回路接続するためのチップキャ
リヤに関する。
【０００２】
【従来の技術】図３は従来提供されているチップキャリ
ヤの断面図である。両面基板１Ａの表面回路パターン１
ａ上に素子４をＡｇペースト等の接着剤５により固着さ
せ、２０μφ〜５０μφの純金線等の金属細線６を用い
て素子４と表面回路パターン１ａを電気的に接続して回
路を形成する。その後、樹脂枠７等を利用して充填させ
た封止樹脂８により素子４等の封止を行う。又、両面基
板１Ａの裏面には裏面回路パターン１ｂ及び接続電極１
ｃが設けられており、スルーホール９ａ，９ｂを通して
表面回路パターン１ａに電気接続し、表面回路パターン
１ａのみでは構成できない回路の構成を可能とするとと
もに、その一部を接続電極として構成し、チップキャリ
ヤを実装基板に実装したときに、実装基板に設けた回路
パターンに接続電極を接続するように構成している。更
に、実装時に考えられる裏面回路パターン１ｂと実装基
板の回路パターンとの接触による電気的な短絡防止のた
め、接続電極以外の裏面回路パターン１ｂを被覆するソ
ルダーレジスト１１が２０〜４０μｍの厚さで印刷方式
により形成されている。
ヤの断面図である。両面基板１Ａの表面回路パターン１
ａ上に素子４をＡｇペースト等の接着剤５により固着さ
せ、２０μφ〜５０μφの純金線等の金属細線６を用い
て素子４と表面回路パターン１ａを電気的に接続して回
路を形成する。その後、樹脂枠７等を利用して充填させ
た封止樹脂８により素子４等の封止を行う。又、両面基
板１Ａの裏面には裏面回路パターン１ｂ及び接続電極１
ｃが設けられており、スルーホール９ａ，９ｂを通して
表面回路パターン１ａに電気接続し、表面回路パターン
１ａのみでは構成できない回路の構成を可能とするとと
もに、その一部を接続電極として構成し、チップキャリ
ヤを実装基板に実装したときに、実装基板に設けた回路
パターンに接続電極を接続するように構成している。更
に、実装時に考えられる裏面回路パターン１ｂと実装基
板の回路パターンとの接触による電気的な短絡防止のた
め、接続電極以外の裏面回路パターン１ｂを被覆するソ
ルダーレジスト１１が２０〜４０μｍの厚さで印刷方式
により形成されている。
【０００３】
【発明が解決しようとする課題】このような従来のチッ
プキャリヤは、裏面回路パターン１ｂと実装基板の回路
パターンとの電気的短絡を防止するためにソルダーレジ
スト１１を印刷しているが、ソルダーレジストには通常
ボイド・ピンホールが発生し易い。又、一般的にスルー
ホール９ａ，９ｂを形成した部分は外周より１段高くメ
ッキされて凸起形状となるため、図４にその部分を拡大
図示するように、この部分Ｘでスルーホールの一部がソ
ルダーレジストから露出することになる。したがって、
前記したボイド・ピンホールやこのスルーホールの露出
によってソルダーレジストによる絶縁効果が低下され、
裏面回路パターンと実装基板の回路パターンの電気的短
絡が生じ、信頼性が低下されるとい問題がある。
プキャリヤは、裏面回路パターン１ｂと実装基板の回路
パターンとの電気的短絡を防止するためにソルダーレジ
スト１１を印刷しているが、ソルダーレジストには通常
ボイド・ピンホールが発生し易い。又、一般的にスルー
ホール９ａ，９ｂを形成した部分は外周より１段高くメ
ッキされて凸起形状となるため、図４にその部分を拡大
図示するように、この部分Ｘでスルーホールの一部がソ
ルダーレジストから露出することになる。したがって、
前記したボイド・ピンホールやこのスルーホールの露出
によってソルダーレジストによる絶縁効果が低下され、
裏面回路パターンと実装基板の回路パターンの電気的短
絡が生じ、信頼性が低下されるとい問題がある。
【０００４】又、従来のチップキャリヤでは素子の上側
に金属板を設けてシールドを施すことは可能であるが、
素子の裏面側にシールドを施すことができないため、充
分なシールド効果を得ることができず、高周波素子のよ
うにシールドが要求される場合にはこの種のチップキャ
リヤを適用することができないという問題がある。本発
明の目的は、チップキャリヤと実装基板との電気的短絡
を有効に防止したチップキャリヤを提供することにある
。又、シールド効果の高いチップキャリヤを提供するこ
とにある。
に金属板を設けてシールドを施すことは可能であるが、
素子の裏面側にシールドを施すことができないため、充
分なシールド効果を得ることができず、高周波素子のよ
うにシールドが要求される場合にはこの種のチップキャ
リヤを適用することができないという問題がある。本発
明の目的は、チップキャリヤと実装基板との電気的短絡
を有効に防止したチップキャリヤを提供することにある
。又、シールド効果の高いチップキャリヤを提供するこ
とにある。
【０００５】
【課題を解決するための手段】本発明のチップキャリヤ
は、表面に設けた表面回路パターンに素子等を搭載した
両面基板の裏面に片面基板を一体的に接続し、この片面
基板の裏面に接続電極を設けるとともに、この片面基板
に設けたスルーホールを介して接続電極を両面基板の表
面回路パターン及び裏面回路パターンに電気接続した構
成とする。又、片面基板を、両面基板に直接接続される
第１片面基板と、この第１片面基板の裏面に接続される
第２片面基板とで構成し、第２片面基板の裏面に接続電
極を形成し、第２片面基板に設けた穴を通して露呈され
る第１片面基板の裏面にシールドパターンを形成する。
は、表面に設けた表面回路パターンに素子等を搭載した
両面基板の裏面に片面基板を一体的に接続し、この片面
基板の裏面に接続電極を設けるとともに、この片面基板
に設けたスルーホールを介して接続電極を両面基板の表
面回路パターン及び裏面回路パターンに電気接続した構
成とする。又、片面基板を、両面基板に直接接続される
第１片面基板と、この第１片面基板の裏面に接続される
第２片面基板とで構成し、第２片面基板の裏面に接続電
極を形成し、第２片面基板に設けた穴を通して露呈され
る第１片面基板の裏面にシールドパターンを形成する。
【０００６】
【作用】本発明によれば、片面基板によって両面基板の
裏面回路パターンが被覆され、実装基板には片面基板の
裏面が接触されるため、裏面回路パターンが実装基板の
回路パターンに接触して電気的短絡が生じることはない
。又、第２片面基板に露呈される第２片面基板に設けた
シールドパターンによって素子の裏面側のシールドが可
能とされる。
裏面回路パターンが被覆され、実装基板には片面基板の
裏面が接触されるため、裏面回路パターンが実装基板の
回路パターンに接触して電気的短絡が生じることはない
。又、第２片面基板に露呈される第２片面基板に設けた
シールドパターンによって素子の裏面側のシールドが可
能とされる。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１実施例を示す断面図である。両
面基板１は表面に表面回路パターン１ａを有し、裏面に
裏面回路パターン１ｂを有している。前記表面回路パタ
ーン１ａの所要位置には素子、例えば半導体素子４を接
着剤５で固着し、表面回路パターン１ａの他の部分と金
属細線６を用いてワイヤボンディング法により回路接続
する。そして、電気的・機械的保護のため周囲に樹脂枠
、或いは印刷枠７を形成し、この枠７内に充填した封止
樹脂８により封止している。又、両面基板１の裏面には
、片面基板２の表面側を一体的に接続する。この片面基
板２の裏面には接続電極２ａを設けており、前記両面基
板１の表面回路パターン１ａ或いは裏面回路パターン１
ｂと接続電極２ａとはこれら両面基板１及び片面基板２
を通して形成したスルーホール９ａ或いは端面スルーホ
ール９ｂによって電気接続を行っている。
る。図１は本発明の第１実施例を示す断面図である。両
面基板１は表面に表面回路パターン１ａを有し、裏面に
裏面回路パターン１ｂを有している。前記表面回路パタ
ーン１ａの所要位置には素子、例えば半導体素子４を接
着剤５で固着し、表面回路パターン１ａの他の部分と金
属細線６を用いてワイヤボンディング法により回路接続
する。そして、電気的・機械的保護のため周囲に樹脂枠
、或いは印刷枠７を形成し、この枠７内に充填した封止
樹脂８により封止している。又、両面基板１の裏面には
、片面基板２の表面側を一体的に接続する。この片面基
板２の裏面には接続電極２ａを設けており、前記両面基
板１の表面回路パターン１ａ或いは裏面回路パターン１
ｂと接続電極２ａとはこれら両面基板１及び片面基板２
を通して形成したスルーホール９ａ或いは端面スルーホ
ール９ｂによって電気接続を行っている。
【０００８】この構造によれば、チップキャリヤを実装
する実装基板パターンとの接触部分は全て片面基板２の
裏面側となり、この裏面側には接続電極２ａのみが存在
し、他の回路パターンは存在していない。したがって、
従来のチップキャリヤに見られたようなソルダーレジス
トのピンホール・ボイド、或いはソルダーレジストが存
在しない部分での電気的短絡が生じることはない。
する実装基板パターンとの接触部分は全て片面基板２の
裏面側となり、この裏面側には接続電極２ａのみが存在
し、他の回路パターンは存在していない。したがって、
従来のチップキャリヤに見られたようなソルダーレジス
トのピンホール・ボイド、或いはソルダーレジストが存
在しない部分での電気的短絡が生じることはない。
【０００９】図２は本発明の第２実施例を示す断面図で
ある。例えば板厚が ０．２〜 ０．６ｍｍの両面基板
１の裏面回路パターン１ａ側に、板厚が ０．１〜 ０
．２ｍｍの片面基板２を一体的に接続している。そして
、この片面基板２の裏面には、更に板厚が ０．１〜
０．２ｍｍの第２片面基板３を貼付けており、この第２
片面基板３は枠状に形成され、その中央部は第１片面基
板２の裏面が露呈されている。 又、第２片面基板３の裏面には接続電極３ａが形成され
ており、前記両面基板１とは、第１片面基板２及び第２
片面基板３を通して設けられた端面スルーホール９ｂに
よって電気接続を行っている。更に、この第２片面基板
３の中央部には前記第１片面基板２の裏面が露呈されて
おり、この第１片面基板２の裏面にはシールドパターン
１０が形成され、ソルダーレジスト１１によって被覆し
ている。
ある。例えば板厚が ０．２〜 ０．６ｍｍの両面基板
１の裏面回路パターン１ａ側に、板厚が ０．１〜 ０
．２ｍｍの片面基板２を一体的に接続している。そして
、この片面基板２の裏面には、更に板厚が ０．１〜
０．２ｍｍの第２片面基板３を貼付けており、この第２
片面基板３は枠状に形成され、その中央部は第１片面基
板２の裏面が露呈されている。 又、第２片面基板３の裏面には接続電極３ａが形成され
ており、前記両面基板１とは、第１片面基板２及び第２
片面基板３を通して設けられた端面スルーホール９ｂに
よって電気接続を行っている。更に、この第２片面基板
３の中央部には前記第１片面基板２の裏面が露呈されて
おり、この第１片面基板２の裏面にはシールドパターン
１０が形成され、ソルダーレジスト１１によって被覆し
ている。
【００１０】尚、前記両面基板１の表面回路パターン１
ａには素子４を接着剤５で接着し、２０〜５０μφの純
金線からなる金属細線６で前記接続し、樹脂枠、或いは
印刷枠７を利用して樹脂８で封止することは第１実施例
と同じである。又、この場合、樹脂封止の際、樹脂硬化
前にアルミニウム箔或いは銅箔で形成された金属板１２
を樹脂８上に浮かせて樹脂を硬化させることで樹脂表面
に固着させる。前記金属板１２とシールドパターン１０
は溶接法，半田付法等により電気的にＧＮＤに接続して
ある。
ａには素子４を接着剤５で接着し、２０〜５０μφの純
金線からなる金属細線６で前記接続し、樹脂枠、或いは
印刷枠７を利用して樹脂８で封止することは第１実施例
と同じである。又、この場合、樹脂封止の際、樹脂硬化
前にアルミニウム箔或いは銅箔で形成された金属板１２
を樹脂８上に浮かせて樹脂を硬化させることで樹脂表面
に固着させる。前記金属板１２とシールドパターン１０
は溶接法，半田付法等により電気的にＧＮＤに接続して
ある。
【００１１】この構造においても、第２片面基板３の裏
面には接続電極３ａが存在するのみであるため、電気的
な短絡を防止することができる。又、この構成では、金
属板１２とシールドパターン１０を設けたことによるシ
ールド機能を有したチップキャリヤとして構成すること
ができる。更に、シールドパターン１０と接続電極３ａ
との間には、第２片面基板３の厚さに相当する段差が設
けられるため、実装性（接続，洗浄）の向上等、多種の
機能向上を図ることもできる。
面には接続電極３ａが存在するのみであるため、電気的
な短絡を防止することができる。又、この構成では、金
属板１２とシールドパターン１０を設けたことによるシ
ールド機能を有したチップキャリヤとして構成すること
ができる。更に、シールドパターン１０と接続電極３ａ
との間には、第２片面基板３の厚さに相当する段差が設
けられるため、実装性（接続，洗浄）の向上等、多種の
機能向上を図ることもできる。
【００１２】
【発明の効果】以上説明したように本発明は、裏面側に
接続電極を有する片面基板を、素子を搭載した両面基板
の裏面回路パターン側に接続しているので、実装基板に
は片面基板の裏面側が接触されることになり、実装基板
との電気的短絡を防止する効果がある。又、第２片面基
板を設けることで、第１片面基板にシールドパターンを
形成することが可能となり、このシールドパターンによ
って素子をシールドすることができるという効果もある
。この場合、第２片面基板によって、実装面とシールド
パターンとの間に段差が形成され、実装性（接続，洗浄
）の向上が図れるという効果も有する。
接続電極を有する片面基板を、素子を搭載した両面基板
の裏面回路パターン側に接続しているので、実装基板に
は片面基板の裏面側が接触されることになり、実装基板
との電気的短絡を防止する効果がある。又、第２片面基
板を設けることで、第１片面基板にシールドパターンを
形成することが可能となり、このシールドパターンによ
って素子をシールドすることができるという効果もある
。この場合、第２片面基板によって、実装面とシールド
パターンとの間に段差が形成され、実装性（接続，洗浄
）の向上が図れるという効果も有する。
【図１】本発明のチップキャリヤの第１実施例の断面図
である。
である。
【図２】本発明のチップキャリヤの第２実施例の断面図
である。
である。
【図３】従来のチップキャリヤの断面図である。
【図４】図３のチップキャリヤの問題点を説明するため
の拡大断面図である。
の拡大断面図である。
１ 両面基板 １ａ 表面回路パタ
ーン １ｂ 裏面回路パターン ２ 片面基板（第１片面基板） ３ 第２片面基板 ２ａ，３ａ 接続電極 ４ 素子 ８ 封止樹脂 ９ａ，９ｂ スルーホール １０ シールドパターン １２ 金属板
ーン １ｂ 裏面回路パターン ２ 片面基板（第１片面基板） ３ 第２片面基板 ２ａ，３ａ 接続電極 ４ 素子 ８ 封止樹脂 ９ａ，９ｂ スルーホール １０ シールドパターン １２ 金属板
Claims (2)
- 【請求項１】 表面に設けた表面回路パターンに素子
等を搭載し、裏面に設けた裏面回路パターンで所要の電
気回路を構成する両面基板で構成されるチップキャリヤ
において、前記両面基板の裏面に片面基板を一体的に接
続し、この片面基板の裏面に接続電極を設けるとともに
、この片面基板に設けたスルーホールを介して接続電極
を前記表面回路パターン及び裏面回路パターンに電気接
続したことを特徴とするチップキャリヤ。 - 【請求項２】 片面基板は、両面基板に直接接続され
る第１片面基板と、この第１片面基板の裏面に接続され
る第２片面基板とで構成され、第２片面基板の裏面に接
続電極を形成し、第２片面基板に設けた穴を通して露呈
される第１片面基板の裏面にシールドパターンを形成し
てなる請求項１のチップキャリヤ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15535191A JP2970075B2 (ja) | 1991-05-31 | 1991-05-31 | チップキャリヤ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15535191A JP2970075B2 (ja) | 1991-05-31 | 1991-05-31 | チップキャリヤ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04354355A true JPH04354355A (ja) | 1992-12-08 |
| JP2970075B2 JP2970075B2 (ja) | 1999-11-02 |
Family
ID=15604002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15535191A Expired - Fee Related JP2970075B2 (ja) | 1991-05-31 | 1991-05-31 | チップキャリヤ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2970075B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07297560A (ja) * | 1994-04-28 | 1995-11-10 | Hitachi Ltd | 多層プリント配線基板およびその実装構造体 |
| US6710263B2 (en) | 2000-02-28 | 2004-03-23 | Renesas Technology Corporation | Semiconductor devices |
-
1991
- 1991-05-31 JP JP15535191A patent/JP2970075B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07297560A (ja) * | 1994-04-28 | 1995-11-10 | Hitachi Ltd | 多層プリント配線基板およびその実装構造体 |
| US6710263B2 (en) | 2000-02-28 | 2004-03-23 | Renesas Technology Corporation | Semiconductor devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2970075B2 (ja) | 1999-11-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3060896B2 (ja) | バンプ電極の構造 | |
| JP2010067989A (ja) | モジュール部品 | |
| US6101098A (en) | Structure and method for mounting an electric part | |
| JP2970075B2 (ja) | チップキャリヤ | |
| JP2651608B2 (ja) | 電子部品搭載用基板 | |
| JPH0955597A (ja) | 半導体装置 | |
| JP2632762B2 (ja) | 半導体素子搭載用基板の製造方法 | |
| JPS63283051A (ja) | 混成集積回路装置用基板 | |
| JP2000286378A (ja) | 樹脂封止型半導体装置 | |
| JPS63244631A (ja) | 混成集積回路装置の製造方法 | |
| JPH04139783A (ja) | Ｉｃ搭載用可撓性回路基板及びその製造法 | |
| JPH1074859A (ja) | Ｑｆｎ半導体パッケージ | |
| JP3914478B2 (ja) | Ｌｓｉチップ実装可撓配線板 | |
| JPH1051094A (ja) | プリント配線板及びその製造方法 | |
| JP4643055B2 (ja) | Ｔａｂテープキャリアの製造方法 | |
| JPH10154766A (ja) | 半導体パッケージの製造方法及び半導体パッケージ | |
| JPS61198656A (ja) | 半導体装置 | |
| JPH0629421A (ja) | 電子部品搭載用基板 | |
| JP2797995B2 (ja) | 半導体装置 | |
| JPH04111456A (ja) | 電子部品搭載用基板 | |
| JP2917932B2 (ja) | 半導体パッケージ | |
| JP2818904B2 (ja) | 電子部品搭載用基板 | |
| JPH03255691A (ja) | プリント配線板 | |
| JP2002231874A (ja) | 部品実装用基板、電子部品装置及びその製造方法 | |
| JPH04147692A (ja) | プリント基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |