JPH0435333A - シリアル通信データのメモリ格納方法 - Google Patents
シリアル通信データのメモリ格納方法Info
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- JPH0435333A JPH0435333A JP13758490A JP13758490A JPH0435333A JP H0435333 A JPH0435333 A JP H0435333A JP 13758490 A JP13758490 A JP 13758490A JP 13758490 A JP13758490 A JP 13758490A JP H0435333 A JPH0435333 A JP H0435333A
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- 238000004891 communication Methods 0.000 title claims description 9
- 238000006243 chemical reaction Methods 0.000 claims abstract description 11
- 230000005540 biological transmission Effects 0.000 claims description 15
- 230000005055 memory storage Effects 0.000 claims description 6
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- 238000010586 diagram Methods 0.000 description 6
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- 238000005516 engineering process Methods 0.000 description 2
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- 230000008707 rearrangement Effects 0.000 description 1
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- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明はデータ・フォーマットが正規データ部と反転連
送データ部とからなるデータのシリアル通信において、
受信データを順次、パラレル変換してメモリに格納する
方法、 特に正規データと反転連送データとの照合のためのソフ
トウェアの負担を軽減し得るようにするためのシリアル
通信データのメモリ格納方法に関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。
送データ部とからなるデータのシリアル通信において、
受信データを順次、パラレル変換してメモリに格納する
方法、 特に正規データと反転連送データとの照合のためのソフ
トウェアの負担を軽減し得るようにするためのシリアル
通信データのメモリ格納方法に関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。
第３図は従来の技術によるシリアル・データのメモリへ
の格納方法を示す。即ち本発明の対象となる受信データ
の１ワード分ＤＯはｎビットの正規データＤ１およびこ
の正規データＤ１を順次、タＤ２により２ｎビツト長の
データとして構成され、シリアル受信データＳＤはこの
１ワード分の受信データ（この例ではｍ番目のワードと
する）Ｄｏが１ないし複数ワードシリアル連なる形で構
成されている。 このシリアル受信データＳＤはＳ／Ｐ変換器５によって
、順次、受信データメモリ７のビット幅Ｗに等しい長さ
のパラレルデータに変換されてメモリ７に格納される。 従ってこのときに正規データＤ１および反転連送データ
Ｄ２の長さｎの値がメモリ７のビット幅Ｗの整数倍でな
い場合、メモリ７上のアドレスＡＤＩの領域のように正
規データＤ１の最後部につづき反転連送データＤ２の最
前部が同一アドレスＡＤＩ上に前詰めで格納される。従
って正規データＤ１と反転連送データＤ２とのそれぞれ
対応するビットを比較しようとする場合、メモリ７上に
おけるそれぞれの対応するビット位置がずれることにな
る。
の格納方法を示す。即ち本発明の対象となる受信データ
の１ワード分ＤＯはｎビットの正規データＤ１およびこ
の正規データＤ１を順次、タＤ２により２ｎビツト長の
データとして構成され、シリアル受信データＳＤはこの
１ワード分の受信データ（この例ではｍ番目のワードと
する）Ｄｏが１ないし複数ワードシリアル連なる形で構
成されている。 このシリアル受信データＳＤはＳ／Ｐ変換器５によって
、順次、受信データメモリ７のビット幅Ｗに等しい長さ
のパラレルデータに変換されてメモリ７に格納される。 従ってこのときに正規データＤ１および反転連送データ
Ｄ２の長さｎの値がメモリ７のビット幅Ｗの整数倍でな
い場合、メモリ７上のアドレスＡＤＩの領域のように正
規データＤ１の最後部につづき反転連送データＤ２の最
前部が同一アドレスＡＤＩ上に前詰めで格納される。従
って正規データＤ１と反転連送データＤ２とのそれぞれ
対応するビットを比較しようとする場合、メモリ７上に
おけるそれぞれの対応するビット位置がずれることにな
る。
第４図は第３図のようにメモリ７に格納された正規デー
タＤ１と反転連送データＤ２とを照合する従来の方法の
説明図である。即ち従来は第４図の矢印（Ａ）のように
正規データＤ１と、それに続いて前詰めされた反転連送
データＤ２を１ビ・ント毎に抽出して比較する方法か、
または第４図の矢印（Ｂ）のようにこの比較のまえに反
転連送データＤ２を、正規データＤ１と同じ形のメモリ
領域に並べ換えを行ったデータ（便宜上Ｄ２Ａとする）
と正規データＤ１とを比較する方法のいずれかを用いて
いた。このため受信データの誤り検出のためにビット毎
の比較を行う場合、ソフトウェアの負荷が比較的大きか
った。 そこで本発明はこの問題を解消できるシリアル通信デー
タのメモリ格納方法を提供することを課題とする。
タＤ１と反転連送データＤ２とを照合する従来の方法の
説明図である。即ち従来は第４図の矢印（Ａ）のように
正規データＤ１と、それに続いて前詰めされた反転連送
データＤ２を１ビ・ント毎に抽出して比較する方法か、
または第４図の矢印（Ｂ）のようにこの比較のまえに反
転連送データＤ２を、正規データＤ１と同じ形のメモリ
領域に並べ換えを行ったデータ（便宜上Ｄ２Ａとする）
と正規データＤ１とを比較する方法のいずれかを用いて
いた。このため受信データの誤り検出のためにビット毎
の比較を行う場合、ソフトウェアの負荷が比較的大きか
った。 そこで本発明はこの問題を解消できるシリアル通信デー
タのメモリ格納方法を提供することを課題とする。
前記の課題を解決するために本発明の方法は、ｒ１１ワ
ードのデータ（Ｄｏなど）が正規データ（ＤＩなど）と
反転連送データ（０２など）とで構成され、この１ワー
ド分のデータが１または複数個シリアルに連なってなる
シリアルデータ（ＳＤなど）を受信し、シリアル／パラ
レル変換手段（Ｓ／Ｐ変換器５Ａなど）を介しメモリ（
７など）に格納する方法であって、 前記シリアルデータを受信の順に前記シリアル／パラレ
ル変換手段に取込ませ、（Ｗ進カウンタ１などを介し）
この現に取込まれてなるデータのビット長が前記メモリ
のアドレス毎のビット長（Ｗなど）に等しくなるごとに
前記シリアル／パラレル変換手段からこの取込まれたデ
ータをパラレルに出力させるシリアル通信データのメモ
リ格納方法において、 さらに（ｎ進カウンタ３．ＯＲゲート４などを介し）前
記シリアル／パラレル変換手段に取込まれたデータのビ
ット数の累計値が前記正規データのビット長（ｎなど）
の整数倍に等しくなるごとに、前記シリアル／パラレル
変換手段から、当該時点に取込まれているデータをパラ
レル出力させるように１するものとする。
ードのデータ（Ｄｏなど）が正規データ（ＤＩなど）と
反転連送データ（０２など）とで構成され、この１ワー
ド分のデータが１または複数個シリアルに連なってなる
シリアルデータ（ＳＤなど）を受信し、シリアル／パラ
レル変換手段（Ｓ／Ｐ変換器５Ａなど）を介しメモリ（
７など）に格納する方法であって、 前記シリアルデータを受信の順に前記シリアル／パラレ
ル変換手段に取込ませ、（Ｗ進カウンタ１などを介し）
この現に取込まれてなるデータのビット長が前記メモリ
のアドレス毎のビット長（Ｗなど）に等しくなるごとに
前記シリアル／パラレル変換手段からこの取込まれたデ
ータをパラレルに出力させるシリアル通信データのメモ
リ格納方法において、 さらに（ｎ進カウンタ３．ＯＲゲート４などを介し）前
記シリアル／パラレル変換手段に取込まれたデータのビ
ット数の累計値が前記正規データのビット長（ｎなど）
の整数倍に等しくなるごとに、前記シリアル／パラレル
変換手段から、当該時点に取込まれているデータをパラ
レル出力させるように１するものとする。
Ｓ／Ｐ変換器に正規データまたは反転連送データが丁度
取込まれた時点にも、パラレル出力を行わせる機能を追
加することで、 受信データメモリに格納された正規データの格納領域の
形と、同じく反転連送データの格納領域の形とが自動的
に等しくなるようにして、正規データと反転連送データ
との照合のためのソフトウェア負担を軽減させるもので
ある。
取込まれた時点にも、パラレル出力を行わせる機能を追
加することで、 受信データメモリに格納された正規データの格納領域の
形と、同じく反転連送データの格納領域の形とが自動的
に等しくなるようにして、正規データと反転連送データ
との照合のためのソフトウェア負担を軽減させるもので
ある。
第１図は本発明の一実施例としての構成を示すブロック
回路図、第２図は第１図に基づくメモリへの受信データ
の格納状態を示す図である。 第１図において５＾は新たなＳ／Ｐ変換器で、このＳ／
Ｐ変換器５Ａは受信クロックＣＬＫに同期してシリアル
受信データＳＤを順次取込み、ＯＲゲート４の出力とし
ての改行指令４ａの入力ごとに現に保持しているシリア
ルデータをパラレルデータＰＤとして出力する。このパ
ラレルデータＰＤはデータ転送速度の調整用のＦＩＦＯ
メモリ（先入先出メモリ）６に順次ｌワード分まで格納
されたのち、受信データメモリ７に一括して格納され１
ワードの受信を終了する。 ところで改行指令４ａの発生のタイミングは、Ｗ進カウ
ンタ１およびｎ進カウンタ３によって作られる。ここで
Ｗ進カンウタ１は受信データ格納用メモリ７のデータ幅
Ｗに等しい計数を行うごとにカウントアツプするカウン
タであり、受信クロックＣＬＫを計数し、カウントアツ
プ毎にカウントアツプ信号１ａを出力し、ＯＲゲート４
を介し改行指令４ａを発生させる。また２は１ワード長
２ｎの設定レジスタであり、受信開始に先立ち、この１
ワード長２ｎの設定を行うことにより、ｎ進カウンタ３
は正規データＤＩ、反転連送データＤ２の長さに等しい
ｎ進のカウンタになり、受信クロックＣＬＫを計数し、
数値ｎのカウントアツプ毎にカウントアツプ信号３ａを
出力し、ＯＲゲート４を介し改行指令４ａを発生させる
。但しこのカウントアツプ信号３ａはＷ進カウンタ１に
も与えられて、このカウンタ１のその時点の計数値のク
リアが行われる。従ってｎの値がメモリのビット幅Ｗの
整数倍でない場合にも当該データＤ１またはＤ２の剰余
部分（端数部）がＳ／Ｐ変換器５Ａに丁度取込まれたと
きに改行が行われる。 このようにしてＷ進カウンタ１とｎ進カウンタ３の出力
１ａと３ａは、ＯＲゲート４にて論理和がとられること
で、Ｓ／Ｐ変換器５Ａからパラレル・データをｎまたは
Ｗビット毎に取出し、先入れメモリ（ＦＩＦＯメそり）
に格納する。従って受信データメモリ７内においる正規
データＤ１および反転連送データＤ２の格納状態は第２
図のようになり、２つのデータＤＩ、Ｄ２は同一形状の
メモリ領域にかつ比較対象ビットがそれぞれ対応する位
置にあるように自動的に格納される。
回路図、第２図は第１図に基づくメモリへの受信データ
の格納状態を示す図である。 第１図において５＾は新たなＳ／Ｐ変換器で、このＳ／
Ｐ変換器５Ａは受信クロックＣＬＫに同期してシリアル
受信データＳＤを順次取込み、ＯＲゲート４の出力とし
ての改行指令４ａの入力ごとに現に保持しているシリア
ルデータをパラレルデータＰＤとして出力する。このパ
ラレルデータＰＤはデータ転送速度の調整用のＦＩＦＯ
メモリ（先入先出メモリ）６に順次ｌワード分まで格納
されたのち、受信データメモリ７に一括して格納され１
ワードの受信を終了する。 ところで改行指令４ａの発生のタイミングは、Ｗ進カウ
ンタ１およびｎ進カウンタ３によって作られる。ここで
Ｗ進カンウタ１は受信データ格納用メモリ７のデータ幅
Ｗに等しい計数を行うごとにカウントアツプするカウン
タであり、受信クロックＣＬＫを計数し、カウントアツ
プ毎にカウントアツプ信号１ａを出力し、ＯＲゲート４
を介し改行指令４ａを発生させる。また２は１ワード長
２ｎの設定レジスタであり、受信開始に先立ち、この１
ワード長２ｎの設定を行うことにより、ｎ進カウンタ３
は正規データＤＩ、反転連送データＤ２の長さに等しい
ｎ進のカウンタになり、受信クロックＣＬＫを計数し、
数値ｎのカウントアツプ毎にカウントアツプ信号３ａを
出力し、ＯＲゲート４を介し改行指令４ａを発生させる
。但しこのカウントアツプ信号３ａはＷ進カウンタ１に
も与えられて、このカウンタ１のその時点の計数値のク
リアが行われる。従ってｎの値がメモリのビット幅Ｗの
整数倍でない場合にも当該データＤ１またはＤ２の剰余
部分（端数部）がＳ／Ｐ変換器５Ａに丁度取込まれたと
きに改行が行われる。 このようにしてＷ進カウンタ１とｎ進カウンタ３の出力
１ａと３ａは、ＯＲゲート４にて論理和がとられること
で、Ｓ／Ｐ変換器５Ａからパラレル・データをｎまたは
Ｗビット毎に取出し、先入れメモリ（ＦＩＦＯメそり）
に格納する。従って受信データメモリ７内においる正規
データＤ１および反転連送データＤ２の格納状態は第２
図のようになり、２つのデータＤＩ、Ｄ２は同一形状の
メモリ領域にかつ比較対象ビットがそれぞれ対応する位
置にあるように自動的に格納される。
本発明によれば、ｌワード分のデータＤＯが正規データ
ＤＩと反転連送データＤ２とで構成され、この１ワード
分のデータＤｏが１または複数個シリアルに連なってな
るシリアルデータＳＤを受信し、Ｓ／Ｐ変換器５Ａを介
しメモリ７に格納する方法であって、 前記シリアルデータＳＤを受信の順に前記Ｓ／Ｐ変換器
５Ａに取込ませ、Ｗ進カウンタ１を介しこの現に取込ま
れてなるデータのビ・ント長が前記メモリのアドレス毎
のビット長Ｗに等しくなるごとに前記Ｓ／Ｐ変換器５Ａ
からこの取込まれたデータをパラレルに出力させるシリ
アル通信データのメモリ格納方法において、 さらにｎ進カウンタ３．ＯＲゲート４を介し前記Ｓ／Ｐ
変換器５Ａに取込まれたデータのビット数の累計値が前
記正規データのビ・ント長ｎの整数倍に等しくなるごと
に、前記Ｓ／Ｐ変換器５Ａから、当該時点に取込まれて
いるデータをパラレル出力させるようにしたので、 受信データメモリ７中における１ワード内のビット配列
は、第２図の通りとなり、正規データＤ１と反転連送デ
ータＤ２のビット配置が同一となり、従来技術第４図（
Ａ）によるビット毎の比較方法または第４図（Ｂ）によ
る反転連送データの並べ換えを伴う比較方法より、ソフ
トウェアの負荷が軽減される。
ＤＩと反転連送データＤ２とで構成され、この１ワード
分のデータＤｏが１または複数個シリアルに連なってな
るシリアルデータＳＤを受信し、Ｓ／Ｐ変換器５Ａを介
しメモリ７に格納する方法であって、 前記シリアルデータＳＤを受信の順に前記Ｓ／Ｐ変換器
５Ａに取込ませ、Ｗ進カウンタ１を介しこの現に取込ま
れてなるデータのビ・ント長が前記メモリのアドレス毎
のビット長Ｗに等しくなるごとに前記Ｓ／Ｐ変換器５Ａ
からこの取込まれたデータをパラレルに出力させるシリ
アル通信データのメモリ格納方法において、 さらにｎ進カウンタ３．ＯＲゲート４を介し前記Ｓ／Ｐ
変換器５Ａに取込まれたデータのビット数の累計値が前
記正規データのビ・ント長ｎの整数倍に等しくなるごと
に、前記Ｓ／Ｐ変換器５Ａから、当該時点に取込まれて
いるデータをパラレル出力させるようにしたので、 受信データメモリ７中における１ワード内のビット配列
は、第２図の通りとなり、正規データＤ１と反転連送デ
ータＤ２のビット配置が同一となり、従来技術第４図（
Ａ）によるビット毎の比較方法または第４図（Ｂ）によ
る反転連送データの並べ換えを伴う比較方法より、ソフ
トウェアの負荷が軽減される。
第１図は本発明の一実施例としての構成を示すブロック
回路図、 第２図は第１図に基づく受信データのメモリ格納状態を
示す図、 第３図は受信データの従来のメモリ格納方法の説明図、 第４図は同じ〈従来の比較方法の説明図である。 １：Ｗ進カウンタ、２：ワード長設定レジスタ、３：ｎ
進カウンタ、４：ＯＲゲート、４ａ：改行指令、５Ａ：
Ｓ／Ｐ変換器、６：ＦＩＦＯメモリ、７：受信データメ
モリ、ＣＬＫ ：受信クロック、ＳＤニジリアル受信デ
ータ、ＰＤ：パラレルデータ。 うそ債テ１タメモリ ７ エ護データ Ｄｌ 第４ａｌｌ
回路図、 第２図は第１図に基づく受信データのメモリ格納状態を
示す図、 第３図は受信データの従来のメモリ格納方法の説明図、 第４図は同じ〈従来の比較方法の説明図である。 １：Ｗ進カウンタ、２：ワード長設定レジスタ、３：ｎ
進カウンタ、４：ＯＲゲート、４ａ：改行指令、５Ａ：
Ｓ／Ｐ変換器、６：ＦＩＦＯメモリ、７：受信データメ
モリ、ＣＬＫ ：受信クロック、ＳＤニジリアル受信デ
ータ、ＰＤ：パラレルデータ。 うそ債テ１タメモリ ７ エ護データ Ｄｌ 第４ａｌｌ
Claims (1)
- 【特許請求の範囲】 １）１ワード分のデータが正規データと反転連送データ
とで構成され、この１ワード分のデータが１または複数
個シリアルに連なってなるシリアルデータを受信し、シ
リアル／パラレル変換手段を介しメモリに格納する方法
であって、 前記シリアルデータを受信の順に前記シリアル／パラレ
ル変換手段に取込ませ、この現に取込まれてなるデータ
のビット長が前記メモリのアドレス毎のビット長に等し
くなるごとに前記シリアル／パラレル変換手段からこの
取込まれたデータをパラレルに出力させるシリアル通信
データのメモリ格納方法において、 さらに前記シリアル／パラレル変換手段に取込まれたデ
ータのビット数の累計値が前記正規データのビット長の
整数倍に等しくなるごとに、前記シリアル／パラレル変
換手段から、当該時点に取込まれているデータをパラレ
ルに出力させるようにしたことを特徴とするシリアル通
信データのメモリ格納方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13758490A JPH0435333A (ja) | 1990-05-28 | 1990-05-28 | シリアル通信データのメモリ格納方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13758490A JPH0435333A (ja) | 1990-05-28 | 1990-05-28 | シリアル通信データのメモリ格納方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0435333A true JPH0435333A (ja) | 1992-02-06 |
Family
ID=15202131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13758490A Pending JPH0435333A (ja) | 1990-05-28 | 1990-05-28 | シリアル通信データのメモリ格納方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0435333A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11865756B2 (en) | 2019-12-09 | 2024-01-09 | Sodick Co., Ltd. | Mold clamping device of injection molding machine and method of adjusting mold thickness of mold clamping device |
-
1990
- 1990-05-28 JP JP13758490A patent/JPH0435333A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11865756B2 (en) | 2019-12-09 | 2024-01-09 | Sodick Co., Ltd. | Mold clamping device of injection molding machine and method of adjusting mold thickness of mold clamping device |
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