JPH043511A - 逓倍回路 - Google Patents

逓倍回路

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JPH043511A
JPH043511A JP10292990A JP10292990A JPH043511A JP H043511 A JPH043511 A JP H043511A JP 10292990 A JP10292990 A JP 10292990A JP 10292990 A JP10292990 A JP 10292990A JP H043511 A JPH043511 A JP H043511A
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Katsumasa Yoshida
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ロボット、工作機械、計測器等において位置
または速度の検出に用いられるエンコーダに含まれる逓
倍回路に関する。
(従来の技術〕 エンコーダの分解能を上げる場合、スリット板のスリッ
トの幅や着磁ピッチを細かくすることは製造上の制約か
ら限度がある。このような場合に目標とする分解能より
も粗い、互いに位相差が90°ずれた原信号から、抵抗
分圧によって異なった位相の信号を作り出し、それをデ
ジタル信号に変換したあと論理回路で原信号よりも細か
いピッチの信号を作る逓倍回路が用いられる。
第6図は従来の2逓倍回路の回路図、第7図(1)〜(
7)はその各部の信号の波形図である。
この2逓倍回路は、入力アナログ信号S、、52S3を
抵抗21,22,23.24で抵抗分割することにより
アナログ信号S4.S5を作り、アナログ信号s 、、
 s 4. s 2. s 5をそわぞれ比較回路25
.26.−27.28で基準電圧VRと比較することに
より、それぞれデジタル信号S S、 S 。
S8.S9に変換し、デジタル信号S6.とS8.S。
と59の排他的論理和をそれぞれEXOR回路29.3
0でとることにより、元の信号の2倍の周波数のSIO
,S11を得るものである。
〔発明が解決しようとする課題〕
一般に、比較回路は、耐ノイズ性向上のためにヒステリ
シスを持たせるようになっている(第8図参照)。
しかしながら、このような回路ではビステリシスが上下
均等でないために、第9図に示すように、入力信号Vi
nの振幅が変わると、デユーティが変化する。第9図(
2)はヒステリシスがない場合、第9図(3)は入力信
号のVlnの振幅が大きくなったとき、第9図(4)は
入力信号■、nの振幅が小さくなったときの比較回路の
出力波形を示している。したがって、抵抗分割回路によ
る振幅の変動が起こるとデユーティが変化してしまう。
また、デジタル信号のデユーティの調整は、般に原信号
のオフセットを調整することによって行うが、抵抗分割
後の信号への影響は以下のようになる。
第5図は信号a、e、i、mと、これら信号から作り出
された信号す、c、d、f、g、h。
J 、に、] + O*  Pの回転ベクトルを示して
いる。ここで、信号a〜Pのベクトル合成の割合と・信
号a、e、i、mにそれぞれs、t、S。
tというオフセットが含まわでいた場合の各信号B −
−pのオフセットの伝播は表1のようになる。
表1 また、信号a、b、c、d、e、f、g、hと信号i、
j、に、l、m、n、o、pのそれぞれの差動をとった
ときのオフセットは第2表のようになる。
表2 オセットのずれ(s−s)と(t−t)の大きさを1と
したとき、各々の波形のオフセットの大きさは、表1の
右側に示すような値になる。通常、波形のオフセット調
整は、差動をとった後の原信号の波形を見ながら行う。
すなわち(s−s)と(t−Bを小さくするように調整
することになる。
オフセット調整後は、回路のドリフトなどによりオフセ
ットの変動か生じるが、各回路は同し構成であるので、
原信号のオフセットのずれは同じ方向になる。そのとき
、表2の例ては、差動信号h−pのオフセットのずれは
、他と逆方向になり、この信号のデユーティのみが他と
比べて狂うことになる。
本発明の第1の目的は、ビステリシスが上下均等な比較
回路を有する逓倍回路を提供することである。
本発明の第2の目的は、差動信号のオフセットのずれが
少ない逓倍回路を提供することである。
〔課題を解決するための手段〕
本発明の第1の逓倍回路は、 互いに位相のずれた2つ以上のアナログ信号から前記ア
ナログ信号とは異なった位相の信号を抵抗分割により作
り出す抵抗分割回路と、前記アナログ信号と、前記抵抗
分割回路で作り出されたアナログ信号の各々に対応して
設けられ当該アナログ信号を基準電圧(VR)と比較し
てデジタル信号に変換する比較回路と、前記デジタル信
号を分周する論理回路とを含む逓倍回路において、比較
回路のアナログ信号入力端子に抵抗(R2)が接続され
、該抵抗(R2)の他端に基準電圧(VB)が接続され
ており、該抵抗(R2)とアナログ信号入力端子に接続
されたフィードバック抵抗1+)の抵抗値の間には、R
2−R+ ・(VB  VR)/(V R−(V H+
 V L)/2) (ただし、Vs、Vbはそれぞれハ
イレベル、ロウレベルの電圧)の関係があることを特徴
とする。
本発明の第2の逓倍回路は、 位相が0のアナログ信号と位相がおよそπのアナログ信
号とからなる第1のアナログ信号対と、前記アナログ信
号対とおよそπ/2だけずれた位相を持つ第2のアナロ
グ信号対から、′s1、第2のアナログ信号対とは位相
が異なり、かつ位相差がおよそπの1つ以上のアナログ
信号対を抵抗分割により作り出す抵抗分割回路と、 前記アナログ信号対毎の各々に対応して設けられ、当該
アナログ信号対を差動で入力し、位相θか−π/4<θ
<3π/4のアナログ信号は比較回路の同じ極性の入力
端子に入力して、前記アナログ信号対毎にデジタル信号
を出力する比較回路と、 前記デジタル信号を分周する論理回路とを含む。
〔作 用) 第1の逓倍回路では抵抗R2を追加することにより、抵
抗R2を通して電流が流れるようになり、比較回路の上
下ヒステリシスが同じになるようにすることができる。
第2の逓倍回路では、差動信号h−pのオフセットのず
れは他の差動信号と同じ方向になるため、全差動信号の
オフセットのバラツキが減少し、比較回路の出力信号の
デユーティの変動を小さく押えることができる。
したがって、温度、電源電圧、周波数の変動による原信
号の振幅、オフセットの変化が起こっても、逓倍された
信号のデユーティの変化を押えることができる。さらに
、原信号のオフセット調整が容易になる。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
第1図は本発明の第1の実施例の逓倍回路を構成する比
較回路の回路図、第2図は本実施例の効果を説明する波
形図である。
本実施例では、比較回路の非反転入力端子に接続された
抵抗R2が基準電圧VBに接続されており、フィードバ
ック抵抗R1との関係が次のようになっている。
R2−R1(VB  −V*)/(V* −(VH+ 
Vt、)/2)・・・(1) ただし、VHlV、はそれぞれハイレベル、ロウレベル
の電圧 このため、ヒステリシスは、入力信号vlnに対して均
等に作用し、第2図に示すように入力信号の振幅が変わ
ってもデユーティ変わらない。
ここで、抵抗R2が(1)式で表わされることを証明す
る。
(1)Vout=vHの場合 ■。=VIn+R+ ・i であるから、 <2) Vour = Vt、の場合 V、=VH、=R1・i であるから (2)式と(3)式からヒステリシスが等しい条件は、 ここで、ビステリシスが変化するのはV in#V、(
正確にはV+=V、)であるからとなる。
第3図(1) 、 (2)はそれぞれ本発明の第2の実
施例の逓倍回路を構成する抵抗分割回路、比較回路の回
路図、第4図は信号E十〜M−の波形図である。
第3図(1)の抵抗分割回路では、互いにπの位相差を
持つアナログ信号E+とE−およびJ+とJ−とから、
互いにπの位相差を持つアナログ信号対F+とF−、G
+とG−、H+とH−、に+とに−L÷とL−、M+と
M−が出力される。これらの信号E+〜M−は第4図に
示すような波形と位相を有し、前述したa、b、c、−
”  pの信号と第5図に示すように対応している。
第3図(2)に示す比較回路では、ヒステリシスを反転
入力端子および非反転入力端子の両方にかける方式をと
っており、全ての比較回路1〜8の非反転入力端子およ
び反転入力端子に第1図に示した、基準電圧VBに接続
された抵抗R2が接続され、抵抗分割回路の出力E+と
E−、F+とF−、−、M◆とM−のうち、位相が−π
/4から3π/4の範囲にある信号E+、F÷、G◆、
H+、J÷。
に+2M−がそれぞれ比較回路1,2.・・・、8の同
じ極性の入力端子(この場合、反転入力端子)に入力さ
れている。なお、信号L−とL+は対の信号であるのて
同極の入力端子に入れられないが、接続を逆にしても効
果は同じである。
このように、第3図(2)の比較回路では抵抗分割後の
差動信号のうちM +、M−の信号対が、他の信号対と
逆の極性で接続されている。これは、第5図において、
信号対りとpを逆に接続したことに相当する。したがっ
て、原信号E +、)ニーのオフセットの影響は逆に働
き、原信号1に対して+0.4のオフセットが生ずるこ
とになる。この結果、全対の信号のオフセットのバラツ
キは、 1.4から1に減少することになり、比較回路
1〜8の出力信号の変動を小さく押えることができる。
〔発明の効果〕
以上説明したように本発明は、抵抗R2を追加すること
により比較回路の上下ビステリシスを同じになるように
することができ、また全ての差動信号のオフセットのず
れを同じ方向にすることにより、全ての差動信号のオフ
セットのバラツキが減少するため、温度、電源電圧、周
波数の変化による振幅、オフセットの変化が起こっても
、逓倍された信号のデユーティの変化を最小限に抑える
ことができる効果がある。
【図面の簡単な説明】
第1図は本発明の第1の実施例の逓倍回路を構成する比
較回路の回路図、第2図は本実施例の効果を説明する波
形図、第3図(1) 、 (2)はそれぞれ本発明の第
2の実施例の逓倍回路を構成する抵抗分割回路、比較回
路の回路図、第4図は信号E十〜M−の波形図、第5図
は信号a〜p(E十〜M−)の回転ベクトルを示す図、
第6図は従来の2逓倍回路の回路図、第7図は第6図中
の各信号の波形図、第8図は従来の2逓倍回路を構成す
る比較回路の回路図、第9図は第8図の比較回路におけ
る入力信号V inの振幅の変化と比較回路の出力を示
す波形図である。 V7−・基準電圧、 V cc+++電源電圧、 ve−・・基準電圧、

Claims (1)

  1. 【特許請求の範囲】 1、互いに位相のずれた2つ以上のアナログ信号から前
    記アナログ信号とは異なった位相の信号を抵抗分割によ
    り作り出す抵抗分割回路と、前記アナログ信号と、前記
    抵抗分割回路で作り出されたアナログ信号の各々に対応
    して設けられ当該アナログ信号を基準電圧(V_R)と
    比較してデジタル信号に変換する比較回路と、前記デジ
    タル信号を分周する論理回路とを含む逓倍回路において
    、比較回路のアナログ信号入力端子に抵抗(R_B)が
    接続され、該抵抗(R_2)の他端に基準電圧(V_B
    )が接続されており、該抵抗(R_2)とアナログ信号
    入力端子に接続されたフィードバック抵抗(R_1)の
    抵抗値の間には、 R_2=R_1・(V_B−V_R)/{V_R−(V
    _H+V_L)/2}ただし、V_H、V_Lはそれぞ
    れハイレベル、ロウレベルの電圧 の関係があることを特徴とする逓倍回路。 2、位相が0のアナログ信号と位相がおよそπのアナロ
    グ信号とからなる第1のアナログ信号対と、前記アナロ
    グ信号対とおよそπ/2だけずれた位相を持つ第2のア
    ナログ信号対から、第1、第2のアナログ信号対とは位
    相が異なり、かつ位相差がおよそπの1つ以上のアナロ
    グ信号対を抵抗分割により作り出す抵抗分割回路と、 前記アナログ信号対毎の各々に対応して設けられ、当該
    アナログ信号対を差動で入力し、位相θが−π/4<θ
    <3π/4のアナログ信号は比較回路の同じ極性の入力
    端子に入力して、前記アナログ信号対毎にデジタル信号
    を出力する比較回路と、 前記デジタル信号を分周する論理回路とを含む逓倍回路
    。 3、比較回路のアナログ信号入力端子に抵抗(R_2)
    が接続され、該抵抗(R_2)の他端に基準電圧(V_
    B)が接続されており、該抵抗(R_2)とアナログ信
    号入力端子に接続されたフィードバック抵抗(R_1)
    の抵抗値の間には R_2=R_1・(V_B−V_R)/{V_R−(V
    _H+V_L)/2}ただし、V_H、V_Lはそれぞ
    れハイレベル、ロウレベルの電圧、V_Rはアナログ入
    力 信号 の関係がある請求項2記載の逓倍回路。
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Publication number Priority date Publication date Assignee Title
WO2009136486A1 (ja) 2008-05-08 2009-11-12 モメンティブ・パフォーマンス・マテリアルズ・ジャパン合同会社 化粧料

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JPH01300616A (ja) * 1988-05-27 1989-12-05 Ricoh Co Ltd シュミット回路の反転レベル制御回路

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EP2730276A2 (en) 2008-05-08 2014-05-14 Momentive Performance Materials Japan LLC Cosmetic product

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