JP2828172B2 - 逓倍回路 - Google Patents
逓倍回路Info
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- JP2828172B2 JP2828172B2 JP2102929A JP10292990A JP2828172B2 JP 2828172 B2 JP2828172 B2 JP 2828172B2 JP 2102929 A JP2102929 A JP 2102929A JP 10292990 A JP10292990 A JP 10292990A JP 2828172 B2 JP2828172 B2 JP 2828172B2
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- Japan
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- signal
- circuit
- analog signal
- phase
- signals
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ロボット、工作機械、計測器等において位
置または速度の検出に用いられるエンコーダに含まれる
逓倍回路に関する。
置または速度の検出に用いられるエンコーダに含まれる
逓倍回路に関する。
エンコーダの分解能を上げる場合、スリット板のスリ
ットの幅や着磁ピッチを細かくすることは製造上の制約
から限度がある。このような場合に、目標とする分解能
よりも粗い、互いに位相差が90゜ずれた原信号から、抵
抗分割によって異なった位相の信号を作り出し、それを
デジタル信号に変換したあと論理回路で原信号よりも細
かいピッチの信号を作る逓倍回路が用いられる。
ットの幅や着磁ピッチを細かくすることは製造上の制約
から限度がある。このような場合に、目標とする分解能
よりも粗い、互いに位相差が90゜ずれた原信号から、抵
抗分割によって異なった位相の信号を作り出し、それを
デジタル信号に変換したあと論理回路で原信号よりも細
かいピッチの信号を作る逓倍回路が用いられる。
第４図は従来の２逓倍回路の回路図、第５図（１）〜
（７）はその各部の信号の波形図である。
（７）はその各部の信号の波形図である。
この２逓倍回路は、入力アナログ信号S1,S2,S3を抵抗
21,22,23,24で抵抗分割することによりアナログ信号
S4、S5を作り、アナログ信号S1,S4,S2,S5をそれぞれ比
較回路25,26,27,28で基準電圧VRと比較することによ
り、それぞれデジタル信号S6,S7,S8,S9に変換し、デジ
タル信号S6とS8、S7とS9の排他的論理和をそれぞれEXOR
回路29,30でとることにより、元の信号の２倍の周波数
の信号S10,S11を得るものである。
21,22,23,24で抵抗分割することによりアナログ信号
S4、S5を作り、アナログ信号S1,S4,S2,S5をそれぞれ比
較回路25,26,27,28で基準電圧VRと比較することによ
り、それぞれデジタル信号S6,S7,S8,S9に変換し、デジ
タル信号S6とS8、S7とS9の排他的論理和をそれぞれEXOR
回路29,30でとることにより、元の信号の２倍の周波数
の信号S10,S11を得るものである。
さらに分割を増やして４逓倍する場合は第６図のよう
な回路構成となる。ここで、原信号であるセンサA,Bの
出力には、温度ドリフトなどによりオフセット成分が発
生する。このとき、Ｅ−信号はＥ＋信号を反転して作っ
ているため、互いに逆方向にオフセットが変動する。同
様に、Ｊ＋とＪ−も逆方向に変動する。
な回路構成となる。ここで、原信号であるセンサA,Bの
出力には、温度ドリフトなどによりオフセット成分が発
生する。このとき、Ｅ−信号はＥ＋信号を反転して作っ
ているため、互いに逆方向にオフセットが変動する。同
様に、Ｊ＋とＪ−も逆方向に変動する。
これらのオフセットの変動量をそれぞれs,,t,と
いう量で表わすと、抵抗分割によって作られた信号には
表１に示すようなオフセットが生じることになる。セン
サA,Bはほぼ同じ構成であるので、ここで発生するオフ
セット成分はほぼ同じとなる。いま、（ｓ−）と（ｔ
−）の大きさを１としたとき、第６図中のコンパレー
タへの入力信号の差動成分に伝播するオフセットの大き
さは表２のようになる。すなわち、８番目の信号のみが
他と逆方向にドリフトすることがわかる。
いう量で表わすと、抵抗分割によって作られた信号には
表１に示すようなオフセットが生じることになる。セン
サA,Bはほぼ同じ構成であるので、ここで発生するオフ
セット成分はほぼ同じとなる。いま、（ｓ−）と（ｔ
−）の大きさを１としたとき、第６図中のコンパレー
タへの入力信号の差動成分に伝播するオフセットの大き
さは表２のようになる。すなわち、８番目の信号のみが
他と逆方向にドリフトすることがわかる。
この結果、信号PMのデューティのみが他と比べて逆方
向に変動し、最終出力であるPA,PBへの影響が大きくな
る。
向に変動し、最終出力であるPA,PBへの影響が大きくな
る。
また、信号Ｅ＋,F＋,G＋,H＋,J＋,K＋,L＋,M＋と信号
Ｅ−,F−,G−,H−,J−,K−,L−,M−のそれぞれの差動を
とったときのオフセットは表２のようになる。
Ｅ−,F−,G−,H−,J−,K−,L−,M−のそれぞれの差動を
とったときのオフセットは表２のようになる。
オフセットのずれ（ｓ−）と（ｔ−）の大きさを
１としたとき、各々波形のオフセットの大きさは、表２
の右側に示すような値になる。通常、波形のオフセット
調整は、差動をとった後の原信号の波形を見ながら行
う。すなわち（ｓ−）と（ｔ−）を小さくするよう
に調整することになる。ここでは、ｓ−,t−が正の
場合を想定しているが、負の場合、（Ｍ＋）−（Ｍ−）
のみが正となり、同様である。
１としたとき、各々波形のオフセットの大きさは、表２
の右側に示すような値になる。通常、波形のオフセット
調整は、差動をとった後の原信号の波形を見ながら行
う。すなわち（ｓ−）と（ｔ−）を小さくするよう
に調整することになる。ここでは、ｓ−,t−が正の
場合を想定しているが、負の場合、（Ｍ＋）−（Ｍ−）
のみが正となり、同様である。
オフセット調整後の回路のドリフトなどによりオフセ
ットの変動が生じるが、各回路は同じ構成であるので、
原信号のオフセットのずれは同じ方向になる。そのと
き、表２の例では、差動信号（Ｍ＋）−（Ｍ−）のオフ
セットのずれは、他と逆方向になり、この信号のデュー
ティのみが他と比べて狂うことになる。
ットの変動が生じるが、各回路は同じ構成であるので、
原信号のオフセットのずれは同じ方向になる。そのと
き、表２の例では、差動信号（Ｍ＋）−（Ｍ−）のオフ
セットのずれは、他と逆方向になり、この信号のデュー
ティのみが他と比べて狂うことになる。
本発明の目的は、入力信号のオフセットの影響が少な
い、逓倍回路を提供することにある。
い、逓倍回路を提供することにある。
本発明の逓倍回路は、 位相が０のアナログ信号と位相がおよそπのアナログ
信号とからなる第１のアナログ信号対と、前記アナログ
信号対とおよそπ/2だけずれた位相を持つ第２のアナロ
グ信号対から、第１、第２のアナログ信号対とは位相が
異なり、かつ位相差がおよそπの１つ以上のアナログ信
号対を抵抗分割により作り出す抵抗分割回路と、 前記アナログ信号対毎の各々に対応して設けられ、当
該アナログ信号対を差動で入力し、位相θが−π/4＜θ
＜３π/4のアナログ信号は全て同じ極性の入力端子に入
力し、位相差θが−π/4＜θ＜３π/4以外のアナログ信
号は全て前記入力端子の前記極性と異なる極性の入力端
子に入力して、前記アナログ信号対毎にデジタル信号を
出力する比較回路と、 前記デジタル信号を分周する論理回路とを含む。
信号とからなる第１のアナログ信号対と、前記アナログ
信号対とおよそπ/2だけずれた位相を持つ第２のアナロ
グ信号対から、第１、第２のアナログ信号対とは位相が
異なり、かつ位相差がおよそπの１つ以上のアナログ信
号対を抵抗分割により作り出す抵抗分割回路と、 前記アナログ信号対毎の各々に対応して設けられ、当
該アナログ信号対を差動で入力し、位相θが−π/4＜θ
＜３π/4のアナログ信号は全て同じ極性の入力端子に入
力し、位相差θが−π/4＜θ＜３π/4以外のアナログ信
号は全て前記入力端子の前記極性と異なる極性の入力端
子に入力して、前記アナログ信号対毎にデジタル信号を
出力する比較回路と、 前記デジタル信号を分周する論理回路とを含む。
本発明の逓倍回路では、差動信号（Ｍ）−（Ｍ−）の
オフセットのずれは他の差動信号と同じ方向になるた
め、全差動信号のオフセットのバラツキが減少し、比較
回路の出力信号のデューティの変動を小さく押えること
ができる。
オフセットのずれは他の差動信号と同じ方向になるた
め、全差動信号のオフセットのバラツキが減少し、比較
回路の出力信号のデューティの変動を小さく押えること
ができる。
したがって、温度や電源電圧の変動による原信号のオ
フセットの変化が起こっても、逓倍された信号のデュー
ティの変化を押さえることができる。さらに、原信号の
オフセット調整が容易になる。
フセットの変化が起こっても、逓倍された信号のデュー
ティの変化を押さえることができる。さらに、原信号の
オフセット調整が容易になる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（１），（２）はそれぞれ本発明の一実施例の
逓倍回路を構成する抵抗分割回路、比較回路の回路図、
第２図は信号Ｅ＋〜Ｍ−の波形図である。
逓倍回路を構成する抵抗分割回路、比較回路の回路図、
第２図は信号Ｅ＋〜Ｍ−の波形図である。
第１図（１）の抵抗分割回路では、πの位相差を持つ
アナログ信号Ｅ＋とＥ−、アナログ信号Ｅ＋とＥ−とπ
/2だけずれた位相を持つアナログ信号Ｊ＋とＪ−とか
ら、これら信号Ｅ＋,E−,J＋,J−とは位相が異なり、か
つ互いにπの位相差を持つアナログ信号対Ｆ＋とＦ−,G
＋とＧ−,H＋とＨ−,K＋とＫ−,L＋とＬ−,M＋とＭ−が
出力される。これらの信号Ｅ＋〜Ｍ−は第２図に示すよ
うな波形と位相を有し、回転ベクトルで表わすと、第３
図のようになる。
アナログ信号Ｅ＋とＥ−、アナログ信号Ｅ＋とＥ−とπ
/2だけずれた位相を持つアナログ信号Ｊ＋とＪ−とか
ら、これら信号Ｅ＋,E−,J＋,J−とは位相が異なり、か
つ互いにπの位相差を持つアナログ信号対Ｆ＋とＦ−,G
＋とＧ−,H＋とＨ−,K＋とＫ−,L＋とＬ−,M＋とＭ−が
出力される。これらの信号Ｅ＋〜Ｍ−は第２図に示すよ
うな波形と位相を有し、回転ベクトルで表わすと、第３
図のようになる。
第１図（２）に示す比較回路では、抵抗分割回路の出
力Ｅ＋とＥ−、Ｆ＋とＦ−，・・・,M＋とＭ−のうち、
位相が−π/4から３π/4の範囲にある信号Ｅ＋,F＋,G
＋,H＋,J＋,K＋,M−がそれぞれ比較回路1,2,・・・・,8
の同じ極性の入力端子（この場合、反転入力端子）に入
力されている。なお、信号Ｌ−とＬ＋は接続を逆にして
も効果は同じである。
力Ｅ＋とＥ−、Ｆ＋とＦ−，・・・,M＋とＭ−のうち、
位相が−π/4から３π/4の範囲にある信号Ｅ＋,F＋,G
＋,H＋,J＋,K＋,M−がそれぞれ比較回路1,2,・・・・,8
の同じ極性の入力端子（この場合、反転入力端子）に入
力されている。なお、信号Ｌ−とＬ＋は接続を逆にして
も効果は同じである。
このように、第１図（２）の比較回路では抵抗分割後
の差動信号のうちＭ＋,M−の信号対が、他の信号対と逆
の極性で接続されている。したがって、原信号のオフセ
ットの影響は逆に働き、原信号１に対して＋0.4のオフ
セットが生ずることになる。この結果、全体の信号のオ
フセットのバラツキは、1.4から１に減少することにな
り、比較回路１〜８の出力信号のデューティの変動を小
さく押えることができる。
の差動信号のうちＭ＋,M−の信号対が、他の信号対と逆
の極性で接続されている。したがって、原信号のオフセ
ットの影響は逆に働き、原信号１に対して＋0.4のオフ
セットが生ずることになる。この結果、全体の信号のオ
フセットのバラツキは、1.4から１に減少することにな
り、比較回路１〜８の出力信号のデューティの変動を小
さく押えることができる。
以上説明したように本発明は、全ての差動信号のオフ
セットのずれを同じ方向にすることにより、全ての差動
信号のオフセットのバラツキが減少するため、温度、電
源電圧の変化によるオフセットの変化が起こっても、逓
倍された信号のデューティの変化を最小限に押えること
ができる効果がある。
セットのずれを同じ方向にすることにより、全ての差動
信号のオフセットのバラツキが減少するため、温度、電
源電圧の変化によるオフセットの変化が起こっても、逓
倍された信号のデューティの変化を最小限に押えること
ができる効果がある。
第１図（１），（２）はそれぞれ本発明の一実施例の逓
倍回路を構成する抵抗分割回路、比較回路の回路図、第
２図は信号Ｅ＋〜Ｍ−の波形図、第３図は信号Ｅ＋〜Ｍ
−の回転ベクトルを示す図、第４図は従来の２逓倍回路
の回路図、第５図は第４図中の各信号の波形図、第６図
は従来の４逓倍回路の回路図である。 VR……基準電圧 Vin……入力信号 VCC……電源電圧 R1,R2……抵抗 VB……基準電圧 １〜８……比較回路
倍回路を構成する抵抗分割回路、比較回路の回路図、第
２図は信号Ｅ＋〜Ｍ−の波形図、第３図は信号Ｅ＋〜Ｍ
−の回転ベクトルを示す図、第４図は従来の２逓倍回路
の回路図、第５図は第４図中の各信号の波形図、第６図
は従来の４逓倍回路の回路図である。 VR……基準電圧 Vin……入力信号 VCC……電源電圧 R1,R2……抵抗 VB……基準電圧 １〜８……比較回路
Claims (1)
- 【請求項１】位相が０のアナログ信号と位相がおよそπ
のアナログ信号とからなる第１のアナログ信号対と、前
記アナログ信号対とおよそπ/2だけずれた位相を持つ第
２のアナログ信号対から、第１、第２のアナログ信号対
とは位相が異なり、かつ位相差がおよそπの１つ以上の
アナログ信号対を抵抗分割により作り出す抵抗分割回路
と、 前記アナログ信号対毎の各々に対応して設けられ、当該
アナログ信号対を差動で入力し、位相θが−π/4＜θ＜
３π/4のアナログ信号は全て同じ極性の入力端子に入力
し、位相θが−π/4＜θ＜３π/4以外のアナログ信号は
全て前記入力端子の前記極性と異なる極性の入力端子に
入力して、前記アナログ信号対毎にデジタル信号を出力
する比較回路と、 前記デジタル信号を分周する論理回路とを含む逓倍回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102929A JP2828172B2 (ja) | 1990-04-20 | 1990-04-20 | 逓倍回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102929A JP2828172B2 (ja) | 1990-04-20 | 1990-04-20 | 逓倍回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH043511A JPH043511A (ja) | 1992-01-08 |
| JP2828172B2 true JP2828172B2 (ja) | 1998-11-25 |
Family
ID=14340535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2102929A Expired - Fee Related JP2828172B2 (ja) | 1990-04-20 | 1990-04-20 | 逓倍回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2828172B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2277501A4 (en) | 2008-05-08 | 2013-08-21 | Momentive Performance Mat Jp | COSMETIC |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57207421A (en) * | 1981-06-17 | 1982-12-20 | Toshiba Corp | Waveform shaping circuit |
| JPS59119919A (ja) * | 1982-12-25 | 1984-07-11 | Fujitsu Ltd | 補間パルス発生方式 |
| JPH01300616A (ja) * | 1988-05-27 | 1989-12-05 | Ricoh Co Ltd | シュミット回路の反転レベル制御回路 |
-
1990
- 1990-04-20 JP JP2102929A patent/JP2828172B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH043511A (ja) | 1992-01-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070918 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080918 Year of fee payment: 10 |
|
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Free format text: PAYMENT UNTIL: 20090918 Year of fee payment: 11 |
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