JPH0434850B2 - - Google Patents
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- Publication number
- JPH0434850B2 JPH0434850B2 JP57122722A JP12272282A JPH0434850B2 JP H0434850 B2 JPH0434850 B2 JP H0434850B2 JP 57122722 A JP57122722 A JP 57122722A JP 12272282 A JP12272282 A JP 12272282A JP H0434850 B2 JPH0434850 B2 JP H0434850B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- terminal
- operational amplifier
- phase
- amplifier circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000003990 capacitor Substances 0.000 claims description 17
- 230000010355 oscillation Effects 0.000 description 22
- 238000010586 diagram Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は、MOS集積回路に適した位相同期ル
ープ、特にアナログ位相同期ループに関する。
ープ、特にアナログ位相同期ループに関する。
位相同期ループは同期信号抽出やFM検波等に
用いられる重要な回路ブロツクであり、アナログ
信号を入力とするアナログ位相同期ループとデジ
タル信号を入力とするデジタル位相同期ループと
に分類される。バイポーラ集積回路に於てはどち
らも広く用いられてきた。
用いられる重要な回路ブロツクであり、アナログ
信号を入力とするアナログ位相同期ループとデジ
タル信号を入力とするデジタル位相同期ループと
に分類される。バイポーラ集積回路に於てはどち
らも広く用いられてきた。
バイポーラ集積回路に於けるアナログ位相同期
ループは、位相比較器、電圧制御発振回路、及び
ループ利得を増し、またループフイルタとしても
使用される演算増幅回路からなる。このうち位相
比較器としては普通はアナログ乗算回路が用いら
れ、この回路は電圧制御発振回路、演算増幅回路
と同様に複雑な回路であり、位相同期ループ全体
は大規模な回路とならざるを得なかつた。
ループは、位相比較器、電圧制御発振回路、及び
ループ利得を増し、またループフイルタとしても
使用される演算増幅回路からなる。このうち位相
比較器としては普通はアナログ乗算回路が用いら
れ、この回路は電圧制御発振回路、演算増幅回路
と同様に複雑な回路であり、位相同期ループ全体
は大規模な回路とならざるを得なかつた。
近年MOS集積回路の発達につれ、位相同期ル
ープもMOSトランジスタで構成する必要が生じ
てきた。しかしながら、デジタル位相同期ループ
は既に実用化されているのに対し、アナログ位相
同期ループのMOSトランジスタによる効果的な
構成法は知られていない（電圧制御発振回路およ
び演算増幅回路はMOSトランジスタにより実現
した報告はあるが、位相比較器に相当する回路に
ついては知られていない）。
ープもMOSトランジスタで構成する必要が生じ
てきた。しかしながら、デジタル位相同期ループ
は既に実用化されているのに対し、アナログ位相
同期ループのMOSトランジスタによる効果的な
構成法は知られていない（電圧制御発振回路およ
び演算増幅回路はMOSトランジスタにより実現
した報告はあるが、位相比較器に相当する回路に
ついては知られていない）。
本発明は、この点に鑑み、MOS集積回路に適
し、しかも複雑な位相比較器は特に必要としない
新規なアナログ位相同期ループの提供を目的とす
る。
し、しかも複雑な位相比較器は特に必要としない
新規なアナログ位相同期ループの提供を目的とす
る。
本発明による位相同期回路の構成は、反転入力
端子を有する演算増幅回路と、この反転入力端子
とこの演算増幅回路の出力端子との間に接続して
ある容量と、前記演算増幅回路の出力に応じ周波
数が変わる第１の信号及びこの第１の信号と逆相
の第２の信号を出力する電圧制御発振回路と、こ
れら第１及び第２の信号をゲート電極にそれぞれ
受ける第１及び第２のMOSFETと、これら第１
及び第２のMOSFETのドレイン電極を前記反転
入力端子に接続する抵抗素子と、入力信号が印加
される第１及び第２の端子とを含み、前記第１の
MOSFETのソース電極は前記第１の端子に接続
してあり、前記第２のMOSFETのソース電極は
前記第２の端子または電源に接続してあることを
特徴とする。
端子を有する演算増幅回路と、この反転入力端子
とこの演算増幅回路の出力端子との間に接続して
ある容量と、前記演算増幅回路の出力に応じ周波
数が変わる第１の信号及びこの第１の信号と逆相
の第２の信号を出力する電圧制御発振回路と、こ
れら第１及び第２の信号をゲート電極にそれぞれ
受ける第１及び第２のMOSFETと、これら第１
及び第２のMOSFETのドレイン電極を前記反転
入力端子に接続する抵抗素子と、入力信号が印加
される第１及び第２の端子とを含み、前記第１の
MOSFETのソース電極は前記第１の端子に接続
してあり、前記第２のMOSFETのソース電極は
前記第２の端子または電源に接続してあることを
特徴とする。
次に図面を参照して、本発明を詳細に説明す
る。
る。
第１図は本発明の一実施例を示す回路図であ
る。１，２はMOSFET（MOS形電界効果トラン
ジスタ）、３は抵抗素子、４は演算増幅回路、５
は容量、６は電圧制御発振回路である。入力端子
９と３０との間には平均値が零である入力信号が
印加されている。MOSFET１及び２のドレイン
電極は共に抵抗素子３の一方の端子に接続点１０
に於て接続され、またソース電極はそれぞれ入力
端子９と接地に接続されている。抵抗素子３の他
端は演算増幅回路４の反転入力端子１１に接続さ
れている。演算増幅回路４の非反転入力端子１２
は接地に接続されている。容量５の一端は演算増
幅回路４の反転入力端子１１に接続され、他端は
演算増幅回路４の出力端子１３に接続されてい
る。演算増幅回路４の出力端子１３は電圧制御発
振回路６の入力端子１４に接続されている。電圧
制御発振回路６の２つの出力端子７，８には互い
に逆相を為す発振波形が得られ、これらはそれぞ
れMOSFET１と２のゲート電極に接続されてい
る。電圧制御発振回路６は、例えばシユミツト・
トリガ発振回路のように実質的な方形波を出力す
るものであり、その方形波の一方の電位に於て
MOSFET１，２は導通し、もう一方の電位に於
てMOSFET１，２は遮断する。この特性は、必
要ならば、電圧制御発振回路６の内部の発振回路
の出力を、回路６内に設けたレベルシフト回路や
増幅回路を通してから端子７，８に出力すれば容
易に得ることができる。
る。１，２はMOSFET（MOS形電界効果トラン
ジスタ）、３は抵抗素子、４は演算増幅回路、５
は容量、６は電圧制御発振回路である。入力端子
９と３０との間には平均値が零である入力信号が
印加されている。MOSFET１及び２のドレイン
電極は共に抵抗素子３の一方の端子に接続点１０
に於て接続され、またソース電極はそれぞれ入力
端子９と接地に接続されている。抵抗素子３の他
端は演算増幅回路４の反転入力端子１１に接続さ
れている。演算増幅回路４の非反転入力端子１２
は接地に接続されている。容量５の一端は演算増
幅回路４の反転入力端子１１に接続され、他端は
演算増幅回路４の出力端子１３に接続されてい
る。演算増幅回路４の出力端子１３は電圧制御発
振回路６の入力端子１４に接続されている。電圧
制御発振回路６の２つの出力端子７，８には互い
に逆相を為す発振波形が得られ、これらはそれぞ
れMOSFET１と２のゲート電極に接続されてい
る。電圧制御発振回路６は、例えばシユミツト・
トリガ発振回路のように実質的な方形波を出力す
るものであり、その方形波の一方の電位に於て
MOSFET１，２は導通し、もう一方の電位に於
てMOSFET１，２は遮断する。この特性は、必
要ならば、電圧制御発振回路６の内部の発振回路
の出力を、回路６内に設けたレベルシフト回路や
増幅回路を通してから端子７，８に出力すれば容
易に得ることができる。
前記の通り電圧制御発振回路６の２つの出力端
子７，８には互いに逆相を為す出力が生じるか
ら、第１図の回路全体のとる１つの状態は
MOSFET１が導通しMOSFET２が遮断してい
る状態であり、もう１つの状態はMOSFET１が
遮断しMOSFET２が導通している状態である。
前者を第１の状態、後者を第２の状態とすると、
第１の状態に於ては演算増幅回路４の反転入力端
子１１には、入力端子９に印加されている入力信
号が抵抗素子３を通して加えられ、容量５の電荷
を充電または放電する。この結果出力端子１３上
の電位が変化し、この変化は電圧制御発振回路６
の入力端子１４に加えられ、発振周波数を変化さ
せる。
子７，８には互いに逆相を為す出力が生じるか
ら、第１図の回路全体のとる１つの状態は
MOSFET１が導通しMOSFET２が遮断してい
る状態であり、もう１つの状態はMOSFET１が
遮断しMOSFET２が導通している状態である。
前者を第１の状態、後者を第２の状態とすると、
第１の状態に於ては演算増幅回路４の反転入力端
子１１には、入力端子９に印加されている入力信
号が抵抗素子３を通して加えられ、容量５の電荷
を充電または放電する。この結果出力端子１３上
の電位が変化し、この変化は電圧制御発振回路６
の入力端子１４に加えられ、発振周波数を変化さ
せる。
第２の状態に於ては接地電位が抵抗３を通して
演算増幅回路４の反転入力端子１１に加えられ
る。これは抵抗素子３を流れる電流を生じさせな
いから、容量５の電荷ひいては端子１３の電位は
変らず、従つて電圧制御発振回路６の発振周波数
は変化しない。
演算増幅回路４の反転入力端子１１に加えられ
る。これは抵抗素子３を流れる電流を生じさせな
いから、容量５の電荷ひいては端子１３の電位は
変らず、従つて電圧制御発振回路６の発振周波数
は変化しない。
入力信号と端子７に出力される電圧制御発振回
路６の出力との位相が90゜または−90゜ずれている
場合、容量５に充電される電荷の量と容量５から
放電される電荷の量が丁度等しくなるから、容量
５の電荷の変化の時間平均は零であり、回路は定
常状態となる。この状態に於ては明らかに入力信
号の周波数と電圧制御発振回路６の発振周波数は
一致しており、従つて第１図に示す回路は位相同
期ループとして動作する。
路６の出力との位相が90゜または−90゜ずれている
場合、容量５に充電される電荷の量と容量５から
放電される電荷の量が丁度等しくなるから、容量
５の電荷の変化の時間平均は零であり、回路は定
常状態となる。この状態に於ては明らかに入力信
号の周波数と電圧制御発振回路６の発振周波数は
一致しており、従つて第１図に示す回路は位相同
期ループとして動作する。
尚、第１図で容量５は端子１１と１３に直接接
続されているとしたが、これは抵抗素子などを介
して接続されていても良く、並列に抵抗素子など
他の素子が接続されていても良い。また説明の都
合上、入力信号の平均値は零でありMOSFET２
のソース電極と演算増幅回路４の非反転入力端子
１２は接地に接続されているとしたが、これらが
全て同じ電位であれば他の電位であつても差支え
ない。
続されているとしたが、これは抵抗素子などを介
して接続されていても良く、並列に抵抗素子など
他の素子が接続されていても良い。また説明の都
合上、入力信号の平均値は零でありMOSFET２
のソース電極と演算増幅回路４の非反転入力端子
１２は接地に接続されているとしたが、これらが
全て同じ電位であれば他の電位であつても差支え
ない。
このような入力信号の平均値についての制限が
無い、本発明のより好ましい実施例の回路図を第
２図に示す。
無い、本発明のより好ましい実施例の回路図を第
２図に示す。
第２図は入力が差動入力の場合の実施例であ
り、MOSFET１、抵抗素子３、演算増幅回路
４、容量５、電圧制御発振回路６は第１図と同じ
接続がなされている。差動入力は入力端子９と２
９に加えられる。MOSFET２のソース電極は入
力端子２９に接続されている。演算増幅回路４の
非反転入力端子１２は容量２５を介して接地に接
続されている。非反転入力端子１２は同時に抵抗
素子２３の一端にも接続されている。抵抗素子２
３のもう一端は接続点２０に於てMOSFET２１
及びMOSFET２２のドレイン電極に接続されて
いる。MOSFET２１とMOSFET２２のソース
電極はそれぞれ入力端子２９と９に接続されてお
り、またゲート電極はそれぞれ電圧制御発振回路
６の出力端子７と８に接続されている。本図回路
の第１の状態はMOSFET１と２１が導通し
MOSFET２と２２が遮断している状態であり、
第２の状態はMOSFET１と２１が遮断し
MOSFET２と２２が導通している状態であり、
入力端子９と２９間に印加されている信号は、接
続点１０と２０に対し第１の状態と第２の状態で
は逆位相で加わる。抵抗素子２３と容量２５は回
路全体の周波数特性を調整するためのものであ
り、典型的にはそれぞれ抵抗素子３、容量５と等
しいものが用いられる。第２図の回路も電圧制御
発振回路６の発振波形と入力信号の位相が90゜ま
たは−90゜ずれている状態で容量５および２５の
電荷の変化の時間平均が零となり、定常状態とな
る。従つて位相同期ループとして動作する。
り、MOSFET１、抵抗素子３、演算増幅回路
４、容量５、電圧制御発振回路６は第１図と同じ
接続がなされている。差動入力は入力端子９と２
９に加えられる。MOSFET２のソース電極は入
力端子２９に接続されている。演算増幅回路４の
非反転入力端子１２は容量２５を介して接地に接
続されている。非反転入力端子１２は同時に抵抗
素子２３の一端にも接続されている。抵抗素子２
３のもう一端は接続点２０に於てMOSFET２１
及びMOSFET２２のドレイン電極に接続されて
いる。MOSFET２１とMOSFET２２のソース
電極はそれぞれ入力端子２９と９に接続されてお
り、またゲート電極はそれぞれ電圧制御発振回路
６の出力端子７と８に接続されている。本図回路
の第１の状態はMOSFET１と２１が導通し
MOSFET２と２２が遮断している状態であり、
第２の状態はMOSFET１と２１が遮断し
MOSFET２と２２が導通している状態であり、
入力端子９と２９間に印加されている信号は、接
続点１０と２０に対し第１の状態と第２の状態で
は逆位相で加わる。抵抗素子２３と容量２５は回
路全体の周波数特性を調整するためのものであ
り、典型的にはそれぞれ抵抗素子３、容量５と等
しいものが用いられる。第２図の回路も電圧制御
発振回路６の発振波形と入力信号の位相が90゜ま
たは−90゜ずれている状態で容量５および２５の
電荷の変化の時間平均が零となり、定常状態とな
る。従つて位相同期ループとして動作する。
以上述べた如く、本発明によれば、MOS集積
回路によりアナログ位相同期ループを得ることが
でき、しかもこの位相同期ループでは複雑な位相
比較器を必要としないので比較的小面積でその集
積回路を作ることができるという大きな効果があ
る。
回路によりアナログ位相同期ループを得ることが
でき、しかもこの位相同期ループでは複雑な位相
比較器を必要としないので比較的小面積でその集
積回路を作ることができるという大きな効果があ
る。
第１図及び第２図は本発明の第１及び第２の実
施例をそれぞれ示す回路図である。 １，２，２１，２２…MOSFET、３，２３…
抵抗素子、４…演算増幅回路、５，２５…容量、
６…電圧制御発振回路、７，８，１１，１２，１
３，１４…端子、９，２９，３０…入力端子、１
０，２０…接続点。
施例をそれぞれ示す回路図である。 １，２，２１，２２…MOSFET、３，２３…
抵抗素子、４…演算増幅回路、５，２５…容量、
６…電圧制御発振回路、７，８，１１，１２，１
３，１４…端子、９，２９，３０…入力端子、１
０，２０…接続点。
Claims (1)
- １ 反転入力端子を有する演算増幅回路と、この
反転入力端子とこの演算増幅回路の出力端子との
間に接続してある容量と、前記演算増幅回路の出
力に応じ周波数が変わる第１の信号及びこの第１
の信号と逆相の第２の信号を出力する電圧制御発
振回路と、これら第１及び第２の信号をゲート電
極にそれぞれ受ける第１及び第２のMOSFET
と、これら第１及び第２のMOSFETのドレイン
電極を前記反転入力端子に接続する抵抗素子と、
入力信号が印加される第１及び第２の端子とを含
み、前記第１のMOSFETのソース電極は前記第
１の端子に接続してあり、前記第２のMOSFET
のソース電極は前記第２の端子または電源に接続
してあることを特徴とする位相同期ループ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57122722A JPS5913428A (ja) | 1982-07-14 | 1982-07-14 | 位相同期ル−プ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57122722A JPS5913428A (ja) | 1982-07-14 | 1982-07-14 | 位相同期ル−プ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5913428A JPS5913428A (ja) | 1984-01-24 |
| JPH0434850B2 true JPH0434850B2 (ja) | 1992-06-09 |
Family
ID=14842965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57122722A Granted JPS5913428A (ja) | 1982-07-14 | 1982-07-14 | 位相同期ル−プ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5913428A (ja) |
-
1982
- 1982-07-14 JP JP57122722A patent/JPS5913428A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5913428A (ja) | 1984-01-24 |
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