JPH04344392A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
- Publication number
- JPH04344392A JPH04344392A JP3115184A JP11518491A JPH04344392A JP H04344392 A JPH04344392 A JP H04344392A JP 3115184 A JP3115184 A JP 3115184A JP 11518491 A JP11518491 A JP 11518491A JP H04344392 A JPH04344392 A JP H04344392A
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- Japan
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- control signal
- transistor
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000000295 complement effect Effects 0.000 claims description 2
- 239000004020 conductor Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000004913 activation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ回路に関し
、特に、カラム選択スイッチを制御するカラムデコーダ
・バッファ回路を形成する半導体メモリ回路に関する。
、特に、カラム選択スイッチを制御するカラムデコーダ
・バッファ回路を形成する半導体メモリ回路に関する。
【０００２】
【従来の技術】従来の、この種のカラムデコーダ・バッ
ファ回路を形成する半導体メモリ回路は、図２に示され
るように、ＮＡＮＤ回路７に対応して、ＰＭＯＳトラン
ジスタ８と、ＮＭＯＳトランジスタ９とにより形成され
るインバータ回路が構成されており、ＰＭＯＳトランジ
スタ８のソースには、ＮＭＯＳトランジスタ１１および
１２より成るカラム選択スイッチを駆動する制御信号１
０３が入力されている。一方、ＮＭＯＳトランジスタ９
のソース接点は接地点に接続されている。また、カラム
デコーダ・ハッファ回路が非活性（制御信号１０３が“
Ｌ”レベル、制御信号１０４が“Ｈ”レベルの場合）で
ある状態においては、ＮＭＯＳトランジスタ１０により
、前述のＮＭＯＳトランジスタ１１および１２より成る
カラム選択スイッチは閉路されてリセットされる。
ファ回路を形成する半導体メモリ回路は、図２に示され
るように、ＮＡＮＤ回路７に対応して、ＰＭＯＳトラン
ジスタ８と、ＮＭＯＳトランジスタ９とにより形成され
るインバータ回路が構成されており、ＰＭＯＳトランジ
スタ８のソースには、ＮＭＯＳトランジスタ１１および
１２より成るカラム選択スイッチを駆動する制御信号１
０３が入力されている。一方、ＮＭＯＳトランジスタ９
のソース接点は接地点に接続されている。また、カラム
デコーダ・ハッファ回路が非活性（制御信号１０３が“
Ｌ”レベル、制御信号１０４が“Ｈ”レベルの場合）で
ある状態においては、ＮＭＯＳトランジスタ１０により
、前述のＮＭＯＳトランジスタ１１および１２より成る
カラム選択スイッチは閉路されてリセットされる。
【０００３】次に、本従来例の動作を説明する。先ず、
外部アドレス信号Ａ０ 、Ａ２ 、………、Ａｎ （ｎ
は正整数）がＮＡＮＤ回路７に入力されると、全カラム
デコーダの内、選択対象の唯一つのカラムデコーダにお
いては、節点Ａのレベルが“Ｌ”レベル（接地電位）と
なり、選択対象外の他のカラムデコーダの節点Ａのレベ
ルは“Ｈ”レベレ（電源電位ＶＤＤ）となる。従って、
非選択のカラムデコーダにおいては、節点Ａのレベルは
“Ｈ”レベルのままで変化しないため、ＮＭＯＳトラン
ジスタ９はＯＮ状態のままで推移し、節点Ｂのレベルは
“Ｌ”レベルとなっている。そして、制御信号１０３お
よび１０４が変化して、非活性状態（制御信号１０３が
“Ｌ”レベル、制御信号１０４が“Ｈ”レベル）から活
性状態（制御信号１０３が“Ｈ”レベル、制御信号１０
４が“Ｌ”レベル）に移行しても、節点Ｂのレベルは“
Ｌ”レベルのままであるため、ＮＭＯＳトランジスタ１
１および１２より成るカラム選択スイッチは開くことが
なく、従って、非活性ならびに活性の各状態における、
制御信号１０３および１０４に対応する節点Ａおよび節
点Ｂのレベル関係は、図３（ｂ）に示されるようになる
。
外部アドレス信号Ａ０ 、Ａ２ 、………、Ａｎ （ｎ
は正整数）がＮＡＮＤ回路７に入力されると、全カラム
デコーダの内、選択対象の唯一つのカラムデコーダにお
いては、節点Ａのレベルが“Ｌ”レベル（接地電位）と
なり、選択対象外の他のカラムデコーダの節点Ａのレベ
ルは“Ｈ”レベレ（電源電位ＶＤＤ）となる。従って、
非選択のカラムデコーダにおいては、節点Ａのレベルは
“Ｈ”レベルのままで変化しないため、ＮＭＯＳトラン
ジスタ９はＯＮ状態のままで推移し、節点Ｂのレベルは
“Ｌ”レベルとなっている。そして、制御信号１０３お
よび１０４が変化して、非活性状態（制御信号１０３が
“Ｌ”レベル、制御信号１０４が“Ｈ”レベル）から活
性状態（制御信号１０３が“Ｈ”レベル、制御信号１０
４が“Ｌ”レベル）に移行しても、節点Ｂのレベルは“
Ｌ”レベルのままであるため、ＮＭＯＳトランジスタ１
１および１２より成るカラム選択スイッチは開くことが
なく、従って、非活性ならびに活性の各状態における、
制御信号１０３および１０４に対応する節点Ａおよび節
点Ｂのレベル関係は、図３（ｂ）に示されるようになる
。
【０００４】一方、選択カラムデコーダにおいて、節点
Ａが“Ｈ”レベルから“Ｌ”レベルに変化すると、ＮＭ
ＯＳトランジスタ９はＯＦＦとなり、更に、制御信号１
０３および１０４が変化すると、ＮＭＯＳトランジスタ
１０はＯＮ状態からＯＦＦ状態に変化し、ＰＭＯＳトラ
ンジスタ８を介して節点Ｂは“Ｈ”レベルに充電される
ため、ＮＭＯＳトランジスタ１１および１２より成るカ
ラム選択スイッチが開いて、ディジット線２０７および
２０８からＩ／Ｏ線２０５および２０６に対してデータ
が読出され、或は、逆にＩ／Ｏ線２０５および２０６か
らディジット線２０７および２０８にデータを書込むこ
とが可能となる。
Ａが“Ｈ”レベルから“Ｌ”レベルに変化すると、ＮＭ
ＯＳトランジスタ９はＯＦＦとなり、更に、制御信号１
０３および１０４が変化すると、ＮＭＯＳトランジスタ
１０はＯＮ状態からＯＦＦ状態に変化し、ＰＭＯＳトラ
ンジスタ８を介して節点Ｂは“Ｈ”レベルに充電される
ため、ＮＭＯＳトランジスタ１１および１２より成るカ
ラム選択スイッチが開いて、ディジット線２０７および
２０８からＩ／Ｏ線２０５および２０６に対してデータ
が読出され、或は、逆にＩ／Ｏ線２０５および２０６か
らディジット線２０７および２０８にデータを書込むこ
とが可能となる。
【０００５】
【発明が解決しようとする課題】上述した従来のカラム
デコーダ・バッファ回路を形成する半導体メモリ回路に
おいては、非同期性の雑音信号が接地線に加わり、接地
レベルが上昇する場合には、非選択カラムデコーダにお
いては、ＮＭＯＳトランジスタ９がＯＮの状態にあるた
め、上記の接地レベルの上昇は、そのまま節点Ｂのレベ
ルの上昇に反映される。従って、接点Ｂの電位レベル上
昇が、カラム選択スイッチを形成するＮＭＯＳトランジ
スタ１１および１２のスレッショルド電位を越える場合
には、これらのＮＭＯＳトランジスタ１１および１２が
ＯＮ状態となるために、データ線がマルチセレクト状態
になってしまうという欠点がある。
デコーダ・バッファ回路を形成する半導体メモリ回路に
おいては、非同期性の雑音信号が接地線に加わり、接地
レベルが上昇する場合には、非選択カラムデコーダにお
いては、ＮＭＯＳトランジスタ９がＯＮの状態にあるた
め、上記の接地レベルの上昇は、そのまま節点Ｂのレベ
ルの上昇に反映される。従って、接点Ｂの電位レベル上
昇が、カラム選択スイッチを形成するＮＭＯＳトランジ
スタ１１および１２のスレッショルド電位を越える場合
には、これらのＮＭＯＳトランジスタ１１および１２が
ＯＮ状態となるために、データ線がマルチセレクト状態
になってしまうという欠点がある。
【０００６】
【課題を解決するための手段】本発明のカラムデコーダ
・バッファ回路を形成する半導体メモリ回路は、複数の
外部アドレス信号を入力して、所定の選択レベル信号を
出力するＮＡＮＤ回路に対応して、ソースに第１の制御
信号が供給され、ゲートが前記ＮＡＮＤ回路の出力端に
接続されるＰＭＯＳトランジスタと、ドレインが前記Ｐ
ＭＯＳトランジスタのドレインに接続され、ゲートが前
記ＮＡＮＤ回路の出力端に接続されるとともに、ソース
に前記第１の制御信号と相補関係にある第２の制御信号
が供給される第１のＮＭＯＳトランジスタとにより構成
され、前記ＰＭＯＳトランジスタのゲートならびにドレ
インが、それぞれ入力端ならびに出力端を形成するイン
バータと、 ドレインが前記ＮＡＮＤ回路の出力端に
接続され、ソースが接地点に接続されるとともに、ゲー
トが前記第１のＮＭＯＳトランジスタのソースに接続さ
れる第２のＮＭＯＳトランジスタと、により構成される
カラムデコーダ・バッファ回路を備えて構成される。
・バッファ回路を形成する半導体メモリ回路は、複数の
外部アドレス信号を入力して、所定の選択レベル信号を
出力するＮＡＮＤ回路に対応して、ソースに第１の制御
信号が供給され、ゲートが前記ＮＡＮＤ回路の出力端に
接続されるＰＭＯＳトランジスタと、ドレインが前記Ｐ
ＭＯＳトランジスタのドレインに接続され、ゲートが前
記ＮＡＮＤ回路の出力端に接続されるとともに、ソース
に前記第１の制御信号と相補関係にある第２の制御信号
が供給される第１のＮＭＯＳトランジスタとにより構成
され、前記ＰＭＯＳトランジスタのゲートならびにドレ
インが、それぞれ入力端ならびに出力端を形成するイン
バータと、 ドレインが前記ＮＡＮＤ回路の出力端に
接続され、ソースが接地点に接続されるとともに、ゲー
トが前記第１のＮＭＯＳトランジスタのソースに接続さ
れる第２のＮＭＯＳトランジスタと、により構成される
カラムデコーダ・バッファ回路を備えて構成される。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、ＮＡＮＤ
回路１と、ＮＭＯＳトランジスタ３〜６と、ＰＭＯＳト
ランジスタ２とを備えて構成されており、ＰＭＯＳトラ
ンジスタ２およびＮＭＯＳトランジスタ４はインバータ
を形成し、ＮＭＯＳトランジスタ５および６はカラム選
択スイッチを形成している。
である。図１に示されるように、本実施例は、ＮＡＮＤ
回路１と、ＮＭＯＳトランジスタ３〜６と、ＰＭＯＳト
ランジスタ２とを備えて構成されており、ＰＭＯＳトラ
ンジスタ２およびＮＭＯＳトランジスタ４はインバータ
を形成し、ＮＭＯＳトランジスタ５および６はカラム選
択スイッチを形成している。
【０００９】図１において、先ず、カラムデコーダが非
活性状態（制御信号１０１が“Ｌ”レベル、制御信号１
０２が“Ｈ”レベル）の場合には、ＮＭＯＳトランジス
タ３はＯＮするために節点Ａは“Ｌ”レヘルとなる。こ
れにより、ＰＭＯＳトランジスタ２はＯＮ状態となり、
ＮＯＭＳトランジスタ４はＯＦＦの状態となるため、節
点Ｂのレベルは“Ｌ”レベルとなり、ＮＭＯＳトランジ
スタ５および６より成るカラム選択スイッチは閉じたま
まである。
活性状態（制御信号１０１が“Ｌ”レベル、制御信号１
０２が“Ｈ”レベル）の場合には、ＮＭＯＳトランジス
タ３はＯＮするために節点Ａは“Ｌ”レヘルとなる。こ
れにより、ＰＭＯＳトランジスタ２はＯＮ状態となり、
ＮＯＭＳトランジスタ４はＯＦＦの状態となるため、節
点Ｂのレベルは“Ｌ”レベルとなり、ＮＭＯＳトランジ
スタ５および６より成るカラム選択スイッチは閉じたま
まである。
【００１０】次に、カラムデコーダが活性状態（制御信
号１０１が“Ｈ”レベル、制御信号１０２が“Ｌ”レベ
ル）の場合には、二つのケースが考えられる。唯、この
場合においては、ＮＭＯＳトランジスタ３については、
制御信号１０２が“Ｌ”レベルであるため、回路動作上
においてはその存在を無視することができる。
号１０１が“Ｈ”レベル、制御信号１０２が“Ｌ”レベ
ル）の場合には、二つのケースが考えられる。唯、この
場合においては、ＮＭＯＳトランジスタ３については、
制御信号１０２が“Ｌ”レベルであるため、回路動作上
においてはその存在を無視することができる。
【００１１】上記の二つのケースの内、その一つは、非
選択カラムデコーダにおいて、節点Ａのレベルが“Ｈ”
レベルのままで変化しないため、節点Ｂのレベルは“Ｌ
”レベルのままである。従って、ＮＭＯＳトランジスタ
５および６より成るカラム選択スイッチは閉じたままで
ある。この時、接地線に非同期性の雑音信号が発生して
も、直接カラム選択スイッチに連結される経路が存在し
ないため、マルチセレクト状態が発生は回避される。
選択カラムデコーダにおいて、節点Ａのレベルが“Ｈ”
レベルのままで変化しないため、節点Ｂのレベルは“Ｌ
”レベルのままである。従って、ＮＭＯＳトランジスタ
５および６より成るカラム選択スイッチは閉じたままで
ある。この時、接地線に非同期性の雑音信号が発生して
も、直接カラム選択スイッチに連結される経路が存在し
ないため、マルチセレクト状態が発生は回避される。
【００１２】一方、選択カラムデコーダにおいて、節点
Ａのレベルが“Ｈ”レベルから“Ｌ”レベルに変化する
と、ＰＭＯＳトランジスタ２とＮＭＯＳトランジスタ４
のインバータ動作を介して節点Ｂは“Ｈ”レベルとなり
、これにより、ＮＭＯＳトランジスタ５および６より成
るカラム選択スイッチが開かれ、ディジット線２０３お
よび２０４からＩ／Ｏ線２０１および２０２に対するデ
ータの読出し、または逆に、Ｉ／Ｏ線２０１および２０
２からディジット線２０３および２０４に対するデータ
の書込みが可能となる。
Ａのレベルが“Ｈ”レベルから“Ｌ”レベルに変化する
と、ＰＭＯＳトランジスタ２とＮＭＯＳトランジスタ４
のインバータ動作を介して節点Ｂは“Ｈ”レベルとなり
、これにより、ＮＭＯＳトランジスタ５および６より成
るカラム選択スイッチが開かれ、ディジット線２０３お
よび２０４からＩ／Ｏ線２０１および２０２に対するデ
ータの読出し、または逆に、Ｉ／Ｏ線２０１および２０
２からディジット線２０３および２０４に対するデータ
の書込みが可能となる。
【００１３】なお、図３（ａ）に示されるのは、非活性
ならびに活性の各状態における、制御信号１０１および
１０２に対応する節点Ａおよび節点Ｂのレベル関係を示
す図であり、図３（ａ）に示されるように、非活性状態
から活性状態えの状態変化に対応して、節点Ａおよび節
点Ｂにおける電位レベルが正常に切替えられる状況が分
る。
ならびに活性の各状態における、制御信号１０１および
１０２に対応する節点Ａおよび節点Ｂのレベル関係を示
す図であり、図３（ａ）に示されるように、非活性状態
から活性状態えの状態変化に対応して、節点Ａおよび節
点Ｂにおける電位レベルが正常に切替えられる状況が分
る。
【００１４】
【発明の効果】以上説明したように、本発明は、非同期
性の雑音信号によるカラム選択スイッをにおけるマルチ
セレクト状態の発生を排除したカラムデコーダ・バッフ
ァ回路を形成する半導体メモリ回路を提供することがで
きるという効果がある。
性の雑音信号によるカラム選択スイッをにおけるマルチ
セレクト状態の発生を排除したカラムデコーダ・バッフ
ァ回路を形成する半導体メモリ回路を提供することがで
きるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来例を示すブロック図である。
【図３】非活性ならびに活性の各状態における、接点Ａ
およびＢのレベル関係を示す図である。
およびＢのレベル関係を示す図である。
１、７ ＮＡＮＤ回路
２、８ ＰＭＯＳトランジスタ
Claims (1)
- 【請求項１】 複数の外部アドレス信号を入力して、
所定の選択レベル信号を出力するＮＡＮＤ回路に対応し
て、ソースに第１の制御信号が供給され、ゲートが前記
ＮＡＮＤ回路の出力端に接続されるＰＭＯＳトランジス
タと、ドレインが前記ＰＭＯＳトランジスタのドレイン
に接続され、ゲートが前記ＮＡＮＤ回路の出力端に接続
されるとともに、ソースに前記第１の制御信号と相補関
係にある第２の制御信号が供給される第１のＮＭＯＳト
ランジスタとにより構成され、前記ＰＭＯＳトランジス
タのゲートならびにドレインが、それぞれ入力端ならび
に出力端を形成するインバータと、ドレインが前記ＮＡ
ＮＤ回路の出力端に接続され、ソースが接地点に接続さ
れるとともに、ゲートが前記第１のＮＭＯＳトランジス
タのソースに接続される第２のＮＭＯＳトランジスタと
、により構成されるカラムデコーダ・バッファ回路を備
えることを特徴とする半導体メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115184A JPH04344392A (ja) | 1991-05-21 | 1991-05-21 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115184A JPH04344392A (ja) | 1991-05-21 | 1991-05-21 | 半導体メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04344392A true JPH04344392A (ja) | 1992-11-30 |
Family
ID=14656438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3115184A Pending JPH04344392A (ja) | 1991-05-21 | 1991-05-21 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04344392A (ja) |
-
1991
- 1991-05-21 JP JP3115184A patent/JPH04344392A/ja active Pending
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