JPH04333156A - バッファ制御装置 - Google Patents
バッファ制御装置Info
- Publication number
- JPH04333156A JPH04333156A JP3132271A JP13227191A JPH04333156A JP H04333156 A JPH04333156 A JP H04333156A JP 3132271 A JP3132271 A JP 3132271A JP 13227191 A JP13227191 A JP 13227191A JP H04333156 A JPH04333156 A JP H04333156A
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- Japan
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- Pending
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- 238000010586 diagram Methods 0.000 description 2
- 241000533867 Fordia Species 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、バッファ制御装置に関
し、特に、バッファにつながる２つの装置間にデータ転
送が生じる際のバッファ制御に関する。
し、特に、バッファにつながる２つの装置間にデータ転
送が生じる際のバッファ制御に関する。
【０００２】
【従来の技術】従来のバッファ制御装置は、図２に示す
様に、制御や通信等を管理する上位装置（ホストコンピ
ュータ等）２１とバスによって接続されているバッファ
２２とその状態を記憶するメモリのバッファ管理テーブ
ル２３とそれを制御する制御部２４とバッファよりバス
によって接続されている下位装置（外部記憶装置等）２
５を有する構成をもつ。
様に、制御や通信等を管理する上位装置（ホストコンピ
ュータ等）２１とバスによって接続されているバッファ
２２とその状態を記憶するメモリのバッファ管理テーブ
ル２３とそれを制御する制御部２４とバッファよりバス
によって接続されている下位装置（外部記憶装置等）２
５を有する構成をもつ。
【０００３】この回路では、上位装置２１がデータバス
を通して、順次データをバッファ２２へ入力する。順次
入力データは、順次データを区切る働きを行う制御信号
によりブロックとしてまとめられ、制御部２４によって
、ブロック単位で、入力データの状態をバッファ管理テ
ーブル２３に記憶される。
を通して、順次データをバッファ２２へ入力する。順次
入力データは、順次データを区切る働きを行う制御信号
によりブロックとしてまとめられ、制御部２４によって
、ブロック単位で、入力データの状態をバッファ管理テ
ーブル２３に記憶される。
【０００４】制御部２４は、バッファ管理テーブル２３
に空きがなくなるか、バッファ２２内に次ブロックの入
力が出来ないと判断した時、もしくは、その他のあらか
じめ設定された条件を満たした時等に、下位装置２５側
にデータの出力を行う。この時、制御部２４は、データ
の出力状態もバッファ管理テーブル２３へ記録する。
に空きがなくなるか、バッファ２２内に次ブロックの入
力が出来ないと判断した時、もしくは、その他のあらか
じめ設定された条件を満たした時等に、下位装置２５側
にデータの出力を行う。この時、制御部２４は、データ
の出力状態もバッファ管理テーブル２３へ記録する。
【０００５】また、下位装置２５が上位装置２１へデー
タを転送する場合も、上記と同様の動作を行う。
タを転送する場合も、上記と同様の動作を行う。
【０００６】
【発明が解決しようとする課題】従来の回路では、デー
タブロックと、バッファ管理テーブルが独立して存在す
るため、特に、バッファ管理テーブルの内容が一杯にな
った時に、バッファに空エリアがあっても、データの入
力ができなくなるという欠点があった。
タブロックと、バッファ管理テーブルが独立して存在す
るため、特に、バッファ管理テーブルの内容が一杯にな
った時に、バッファに空エリアがあっても、データの入
力ができなくなるという欠点があった。
【０００７】
【課題を解決するための手段】本発明のバッファ制御装
置は、制御や通信等を管理するホストコンピュータ等の
上位装置と、外部記憶装置等の下位装置と、それら上位
装置と下位装置の間にバスによって接続されており、入
力されるデータとその管理情報を同一の空間に配置する
バッファと、そのバッファを制御する制御部を備えてい
る。
置は、制御や通信等を管理するホストコンピュータ等の
上位装置と、外部記憶装置等の下位装置と、それら上位
装置と下位装置の間にバスによって接続されており、入
力されるデータとその管理情報を同一の空間に配置する
バッファと、そのバッファを制御する制御部を備えてい
る。
【０００８】
【実施例】次に本発明を図面を参照して説明する。
【０００９】図１に本発明のブロック図を示す。
【００１０】上位装置１１はホストコンピュータ等であ
り、ここから制御装置１３にリード／ライト等のコマン
ドが送出される。制御装置１３は、上位装置１１側の命
令に従いバッファ１２の制御を行い、下位装置１４側に
命令を送出する回路構成をなす。
り、ここから制御装置１３にリード／ライト等のコマン
ドが送出される。制御装置１３は、上位装置１１側の命
令に従いバッファ１２の制御を行い、下位装置１４側に
命令を送出する回路構成をなす。
【００１１】バッファ１２内の管理は、制御信号によっ
て区切られたブロックが以下に示す６つのポインタ変数
によって管理される。
て区切られたブロックが以下に示す６つのポインタ変数
によって管理される。
【００１２】データ・インプット・アドレス（以下ＤＩ
Ａと表わす）は、初期値がバッファ１２の持つアドレス
の最少値をとり、１ブロックのデータの転送が終了する
毎に入力データ数分だけ増加する。テーブル・インプッ
ト・アドレス（以下ＴＩＡと表わす）は、初期値がバッ
ファ１２の持つアドレスの最大値を取り、１ブロックの
データの転送を終了するとテーブルに書込む情報分だけ
その値を減らす。つまり、次のブロックのテーブルのア
ドレスに更新される。データ・ガード・アドレス（以下
ＤＧＡと表わす）とテーブル・ガード・アドレス（以下
ＴＧＡと表わす）は、バッファ１２内のデータエリアと
、バッファ管理デーブルエリアとの混在を避けるために
使用される。ＤＧＡは通常、ＤＩＡと同じ値を持ち変化
をする。しかし、制御装置１３があらかじめ決められた
アルゴリズムで、ＤＧＡとＴＧＡとの差に次ブロックが
入力できないと判断したときは、ＤＧＡとＴＧＡは、Ｄ
ＩＡの値に固定され、ＤＩＡは初期値にリセットされる
。
Ａと表わす）は、初期値がバッファ１２の持つアドレス
の最少値をとり、１ブロックのデータの転送が終了する
毎に入力データ数分だけ増加する。テーブル・インプッ
ト・アドレス（以下ＴＩＡと表わす）は、初期値がバッ
ファ１２の持つアドレスの最大値を取り、１ブロックの
データの転送を終了するとテーブルに書込む情報分だけ
その値を減らす。つまり、次のブロックのテーブルのア
ドレスに更新される。データ・ガード・アドレス（以下
ＤＧＡと表わす）とテーブル・ガード・アドレス（以下
ＴＧＡと表わす）は、バッファ１２内のデータエリアと
、バッファ管理デーブルエリアとの混在を避けるために
使用される。ＤＧＡは通常、ＤＩＡと同じ値を持ち変化
をする。しかし、制御装置１３があらかじめ決められた
アルゴリズムで、ＤＧＡとＴＧＡとの差に次ブロックが
入力できないと判断したときは、ＤＧＡとＴＧＡは、Ｄ
ＩＡの値に固定され、ＤＩＡは初期値にリセットされる
。
【００１３】テーブル・スタート・アドレス（以下ＴＳ
Ａと表わす）は、初期値が、バッファ１２の持つアドレ
スの最大値をとり、１ブロックのデータの出力を終了す
るとテーブルに書き込む情報分だけその値を減らす。つ
まり、次のブロックのテーブルのアドレスに更新される
。データ・スタート・アドレス（以下ＤＳＡと表わす）
は、初期値がバッファ１２の持つアドレスの最少値をと
り、１ブロックのデータの出力が終了すると、同時に更
新されるＴＳＡに示されるブロックのアドレスの値がセ
ットされる。ＤＩＡ＞ＤＳＡとなった時、固定されてい
たＤＧＡとＴＧＡの値は解除される。
Ａと表わす）は、初期値が、バッファ１２の持つアドレ
スの最大値をとり、１ブロックのデータの出力を終了す
るとテーブルに書き込む情報分だけその値を減らす。つ
まり、次のブロックのテーブルのアドレスに更新される
。データ・スタート・アドレス（以下ＤＳＡと表わす）
は、初期値がバッファ１２の持つアドレスの最少値をと
り、１ブロックのデータの出力が終了すると、同時に更
新されるＴＳＡに示されるブロックのアドレスの値がセ
ットされる。ＤＩＡ＞ＤＳＡとなった時、固定されてい
たＤＧＡとＴＧＡの値は解除される。
【００１４】以上のポインタ変数の更新の手続きは、図
４のフローチャートに示す通りである。
４のフローチャートに示す通りである。
【００１５】以下に動作の１例を示す。
【００１６】この例では、バッファ容量６４ｋバイト，
バッファ管理テーブルの１ブロックに必要な情報量を１
６バイトとする。この１６バイトの中には、そのブロッ
クがバッファ内のどのアドレスから記録されているか、
データ転送の終了状態はどの様なものであったか等の情
報が制御装置１３によって管理されている。
バッファ管理テーブルの１ブロックに必要な情報量を１
６バイトとする。この１６バイトの中には、そのブロッ
クがバッファ内のどのアドレスから記録されているか、
データ転送の終了状態はどの様なものであったか等の情
報が制御装置１３によって管理されている。
【００１７】４ｋバイトのデータの３０ブロックのライ
トを考える。但し、バッファ１２から下位装置１４への
ライトの開始は、バッファ１２内に１０ブロック以上の
データが貯ったならばバッファ１２内にデータがなくな
るまで、ライトをするものと仮定する。また、４ｋバイ
ト以上の空容量がないと、次ブロックが入力できないと
判断し、ＴＧＡ≠ＴＩＡのとき、ＴＳＡ＜ＦＦ５ＦＨな
らば、ＴＩＡ＝ＦＦＦＦＨにセットするものとする。こ
のときのポインタ変数の変化の様子を図３に示す。
トを考える。但し、バッファ１２から下位装置１４への
ライトの開始は、バッファ１２内に１０ブロック以上の
データが貯ったならばバッファ１２内にデータがなくな
るまで、ライトをするものと仮定する。また、４ｋバイ
ト以上の空容量がないと、次ブロックが入力できないと
判断し、ＴＧＡ≠ＴＩＡのとき、ＴＳＡ＜ＦＦ５ＦＨな
らば、ＴＩＡ＝ＦＦＦＦＨにセットするものとする。こ
のときのポインタ変数の変化の様子を図３に示す。
【００１８】項番１は、ポインタ変数の初期値である。
【００１９】項番２は、上位装置１１から、バッファ１
２に１ブロックのデータがライトされたことを示してい
る。ＤＩＡ，ＤＧＡは、入力データが４ｋバイトである
ので、それぞれ、１０００Ｈになる。また、ＴＩＡ，Ｔ
ＧＡは、１ブロックの入力であったため１６だけ減らさ
れＦＦＥＦＨに変化する。このとき、ＴＳＡ，ＤＳＡは
データ出力がないため変化しない。
２に１ブロックのデータがライトされたことを示してい
る。ＤＩＡ，ＤＧＡは、入力データが４ｋバイトである
ので、それぞれ、１０００Ｈになる。また、ＴＩＡ，Ｔ
ＧＡは、１ブロックの入力であったため１６だけ減らさ
れＦＦＥＦＨに変化する。このとき、ＴＳＡ，ＤＳＡは
データ出力がないため変化しない。
【００２０】項番３は、１０ブロック目まで、バッファ
１２にデータが入力された時のポインタ変数の内容を示
す。これは、項番１から項番２に変化したのと同様な動
作を行う。
１２にデータが入力された時のポインタ変数の内容を示
す。これは、項番１から項番２に変化したのと同様な動
作を行う。
【００２１】項番４は、バッファ１２に１０ブロックの
データが貯ったので、下位装置１４側へのデータの出力
を行い、その終了状態を示したものである。このとき、
ＴＳＡは次のポインタのアドレスＦＦＥＦＨにセットさ
れ、ＤＳＡは、ＴＳＡで示されるブロックのアドレス１
０００Ｈがセットされる。
データが貯ったので、下位装置１４側へのデータの出力
を行い、その終了状態を示したものである。このとき、
ＴＳＡは次のポインタのアドレスＦＦＥＦＨにセットさ
れ、ＤＳＡは、ＴＳＡで示されるブロックのアドレス１
０００Ｈがセットされる。
【００２２】項番５は、バッファ１２には、１４ブロッ
クまで入力されて、５ブロックが下位装置１４に転送し
た時の状態を示す。ここでは、上記で説明してきた理由
により、この様な結果になる。
クまで入力されて、５ブロックが下位装置１４に転送し
た時の状態を示す。ここでは、上記で説明してきた理由
により、この様な結果になる。
【００２３】項番６で、上位装置１１側から１５ブロッ
ク目まで、バッファ１２に入力され、ＴＧＡとＤＧＡの
差が４ｋバイト以下なので１次ブロックの入力ができな
いと判断し、ＤＩＡの値を００００Ｈにリセットし、Ｔ
ＧＡの値をＤＧＡの値と同一のものとする。
ク目まで、バッファ１２に入力され、ＴＧＡとＤＧＡの
差が４ｋバイト以下なので１次ブロックの入力ができな
いと判断し、ＤＩＡの値を００００Ｈにリセットし、Ｔ
ＧＡの値をＤＧＡの値と同一のものとする。
【００２４】項番７では、下位装置側１４に６ブロック
目の出力を行った所でこれまでと同様な動作を行う。
目の出力を行った所でこれまでと同様な動作を行う。
【００２５】項番８では、１６ブロック目が上位装置１
１より入力された所を示す。但し、このときは、ＴＧＡ
とＤＧＡが同一でＤＩＡ＜ＤＳＡの関係が成り立つので
、ＴＧＡ，ＤＧＡは変化せず、ＤＩＡ，ＴＩＡの値だけ
が変化する。
１より入力された所を示す。但し、このときは、ＴＧＡ
とＤＧＡが同一でＤＩＡ＜ＤＳＡの関係が成り立つので
、ＴＧＡ，ＤＧＡは変化せず、ＤＩＡ，ＴＩＡの値だけ
が変化する。
【００２６】項番９では、上位装置１１から２５ブロッ
ク目がバッファ１２に入力された所を示す。但し、この
間バッファ１２から下位装置１４には、ブロックの出力
がされているものとする。
ク目がバッファ１２に入力された所を示す。但し、この
間バッファ１２から下位装置１４には、ブロックの出力
がされているものとする。
【００２７】項番１０では、１５番目のブロックをバッ
ファ１２から下位装置１４へ出力したものである。この
ときＤＳＡ＝ＤＧＡとなるので、ＤＳＡは００００Ｈに
リセットされる。またＤＧＡは、その時のＤＩＡの値Ａ
０００Ｈにリセットされ、ＴＧＡもＴＩＡの値ＦＥ６Ａ
Ｈにセットされ、ＴＩＡはＦＦＦＦＨにセットされる。
ファ１２から下位装置１４へ出力したものである。この
ときＤＳＡ＝ＤＧＡとなるので、ＤＳＡは００００Ｈに
リセットされる。またＤＧＡは、その時のＤＩＡの値Ａ
０００Ｈにリセットされ、ＴＧＡもＴＩＡの値ＦＥ６Ａ
Ｈにセットされ、ＴＩＡはＦＦＦＦＨにセットされる。
【００２８】項番１１は、バッファ１２に３０ブロック
目が入力された時を示し、項番１２は、バッファ１２内
のデータを全て下位装置１４に出力した時の状態を示す
。
目が入力された時を示し、項番１２は、バッファ１２内
のデータを全て下位装置１４に出力した時の状態を示す
。
【００２９】以上の様な操作を行い、バッファ内のデー
タの管理を行う。
タの管理を行う。
【００３０】また、リード操作は、ライト動作の上位と
下位の装置が逆になったものと考えれば良い。
下位の装置が逆になったものと考えれば良い。
【００３１】
【発明の効果】以上説明した様に、本発明は、データブ
ロックと、バッファ管理情報を同一空間に配置すること
により、バッファ内のメモリを有効に活用できるという
効果を有する。
ロックと、バッファ管理情報を同一空間に配置すること
により、バッファ内のメモリを有効に活用できるという
効果を有する。
【図１】本発明の実施例のブロック図を示す。
【図２】従来の回路を示す。
【図３】実際のデータ転送時のポインタの値を示す。
【図４】ポインタ変数の更新のフローチャートを示す。
１１ 上位装置
１２ バッファ
１３ 制御部
１４ 下位装置
２１ 上位装置
２２ バッファ
２３ バッファ管理テーブル
２４ 制御部
２５ 下位装置
Claims (2)
- 【請求項１】 制御や通信を管理するホストコンピュ
ータを含む上位装置と、外部記憶装置を含む下位装置と
、それら上位装置と下位装置の間にバスによって接続さ
れており、入力されるデータとその管理情報を同一の空
間に配置するバッファと、そのバッファを制御する制御
部を備え、上位装置から下位装置へデータのライトを行
うことを特徴とするバッファ制御装置。 - 【請求項２】 前記下位装置から前記上位装置へデー
タのリードを行うことを特徴とする請求項１に記載のバ
ッファ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3132271A JPH04333156A (ja) | 1991-05-09 | 1991-05-09 | バッファ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3132271A JPH04333156A (ja) | 1991-05-09 | 1991-05-09 | バッファ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04333156A true JPH04333156A (ja) | 1992-11-20 |
Family
ID=15077379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3132271A Pending JPH04333156A (ja) | 1991-05-09 | 1991-05-09 | バッファ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04333156A (ja) |
-
1991
- 1991-05-09 JP JP3132271A patent/JPH04333156A/ja active Pending
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