JPH04329379A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04329379A JPH04329379A JP3100200A JP10020091A JPH04329379A JP H04329379 A JPH04329379 A JP H04329379A JP 3100200 A JP3100200 A JP 3100200A JP 10020091 A JP10020091 A JP 10020091A JP H04329379 A JPH04329379 A JP H04329379A
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- Japan
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- circuit
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000012360 testing method Methods 0.000 claims abstract description 47
- 238000011990 functional testing Methods 0.000 claims description 26
- 239000000523 sample Substances 0.000 abstract description 9
- 238000004806 packaging method and process Methods 0.000 abstract description 6
- 230000007547 defect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 230000002950 deficient Effects 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000003749 cleanliness Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
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- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は論理回路を有する半導体
装置に係り、特に論理回路の機能試験が行われる半導体
装置に関する。
装置に係り、特に論理回路の機能試験が行われる半導体
装置に関する。
【０００２】近年、ＣＭＯＳ等のゲートアレイの半導体
装置は、大規模化、多ピン化が進むに伴い、機能試験に
多大な時間と費用を要しているにも拘らず、初期不良が
低減されていない。そのため、初期不良率を容易に低減
させることが要求されている。
装置は、大規模化、多ピン化が進むに伴い、機能試験に
多大な時間と費用を要しているにも拘らず、初期不良が
低減されていない。そのため、初期不良率を容易に低減
させることが要求されている。
【０００３】
【従来の技術】図４に、従来の機能試験が行われる半導
体装置の概念図を示す。図４における半導体装置３０は
内部回路３１論理回路で構成されたゲートアレイであり
、入力端子ＩＮ１ 〜ＩＮｎ 及び出力端子Ｏ１ 〜Ｏ
ｎ を有する。また、内部回路３１内にはテスト用の、
例えばフリップフロップが多段に形成されたスキャン回
路３２が設けられており、該スキャン回路３２よりテス
ト入力端子ＴＩ及びテスト出力端子ＴＯが外部に取出さ
れる。 そして、パッケージング後にテスト入力端子ＴＩ及びテ
スト出力端子ＴＯで機能試験が行われる。この場合、テ
スト入力端子ＴＩ及びテスト出力端子ＴＯは、試験時の
みに使用され、プリント板実装後半導体装置使用時には
使用されない端子である。
体装置の概念図を示す。図４における半導体装置３０は
内部回路３１論理回路で構成されたゲートアレイであり
、入力端子ＩＮ１ 〜ＩＮｎ 及び出力端子Ｏ１ 〜Ｏ
ｎ を有する。また、内部回路３１内にはテスト用の、
例えばフリップフロップが多段に形成されたスキャン回
路３２が設けられており、該スキャン回路３２よりテス
ト入力端子ＴＩ及びテスト出力端子ＴＯが外部に取出さ
れる。 そして、パッケージング後にテスト入力端子ＴＩ及びテ
スト出力端子ＴＯで機能試験が行われる。この場合、テ
スト入力端子ＴＩ及びテスト出力端子ＴＯは、試験時の
みに使用され、プリント板実装後半導体装置使用時には
使用されない端子である。
【０００４】このように、従来のゲートアレイ等の半導
体装置３０は、外部に取出されたテスト入力端子ＴＩ及
びテスト出力端子ＴＯを用いて論理回路が正常に動作す
るか否かの機能試験を行い、不良品の場合にはリジェク
トする。
体装置３０は、外部に取出されたテスト入力端子ＴＩ及
びテスト出力端子ＴＯを用いて論理回路が正常に動作す
るか否かの機能試験を行い、不良品の場合にはリジェク
トする。
【０００５】ところで、半導体装置の初期不良率の低減
を図るには、上述のように機能試験を行う場合と、製造
工程におけるクリーン度の向上及び各工程の機械化自動
化により工程を安定させて歩留り向上を図ることにより
行われている。
を図るには、上述のように機能試験を行う場合と、製造
工程におけるクリーン度の向上及び各工程の機械化自動
化により工程を安定させて歩留り向上を図ることにより
行われている。
【０００６】
【発明が解決しようとする課題】しかし、上述のように
機能試験、クリーン度の向上等を図るために多大な時間
と費用を投じているにも拘らず、初期不良率の低減、ひ
いては歩留りの向上に左程の効果をあげていない。特に
、機能試験では半導体装置の外部に取出せるテスト用の
端子の数には限度があって試験が複雑となり、多大な初
期不良率の低減、歩留りの向上が図れないという問題が
ある。
機能試験、クリーン度の向上等を図るために多大な時間
と費用を投じているにも拘らず、初期不良率の低減、ひ
いては歩留りの向上に左程の効果をあげていない。特に
、機能試験では半導体装置の外部に取出せるテスト用の
端子の数には限度があって試験が複雑となり、多大な初
期不良率の低減、歩留りの向上が図れないという問題が
ある。
【０００７】そこで、本発明は上記課題に鑑みなされた
もので、簡易に機能試験がなされ、初期不良率の低減及
び歩留りの向上を図る半導体装置を提供することを目的
とする。
もので、簡易に機能試験がなされ、初期不良率の低減及
び歩留りの向上を図る半導体装置を提供することを目的
とする。
【０００８】
【課題を解決するための手段】上記課題は、チップ上に
、所定数の回路群の入出力端子が形成され、機能試験が
行われる半導体装置において、前記チップ上に形成され
た入出力端子以外の所定数の空端子上で前記機能試験を
行うために、該空端子と前記回路群の各入出力部とを接
続することにより解決され、適宜、前記所定数の空端子
と前記回路群の各入出力部との間にバッファ回路を介在
させ、又は前記回路群の入力部又は出力部と前記所定数
の空端子を接続し、前記入力端子又は出力端子と該空端
子により前記機能試験を行い、又は前記回路群の各入出
力部間に、正規信号と試験信号を選別するセレクタ回路
を設け、該セレクタ回路と前記所定数の空端子を接続し
てそれぞれの該空端子を入出力端子とする。
、所定数の回路群の入出力端子が形成され、機能試験が
行われる半導体装置において、前記チップ上に形成され
た入出力端子以外の所定数の空端子上で前記機能試験を
行うために、該空端子と前記回路群の各入出力部とを接
続することにより解決され、適宜、前記所定数の空端子
と前記回路群の各入出力部との間にバッファ回路を介在
させ、又は前記回路群の入力部又は出力部と前記所定数
の空端子を接続し、前記入力端子又は出力端子と該空端
子により前記機能試験を行い、又は前記回路群の各入出
力部間に、正規信号と試験信号を選別するセレクタ回路
を設け、該セレクタ回路と前記所定数の空端子を接続し
てそれぞれの該空端子を入出力端子とする。
【０００９】
【作用】上述のように、チップ上で、形成された所定数
の回路群の入出力部と所定数の空端子とを適宜バッファ
回路を介在させて接続し、該空端子上でプローブテスト
時に該回路群それぞれの機能試験を行う。また、この機
能試験を行う場合に、該接続された空端子を入力端子又
は出力端子の一方の役割をさせ、試験信号の出力若しく
は入力を出力パッド若しくは入力端子により行い、又は
、各回路群間に設けたセレクタ回路により、それぞれの
空端子を入力及び出力を兼用させた端子とする。
の回路群の入出力部と所定数の空端子とを適宜バッファ
回路を介在させて接続し、該空端子上でプローブテスト
時に該回路群それぞれの機能試験を行う。また、この機
能試験を行う場合に、該接続された空端子を入力端子又
は出力端子の一方の役割をさせ、試験信号の出力若しく
は入力を出力パッド若しくは入力端子により行い、又は
、各回路群間に設けたセレクタ回路により、それぞれの
空端子を入力及び出力を兼用させた端子とする。
【００１０】これにより、試験端子を半導体装置の外部
に設けることなく、しかもパッケージング前にプローブ
テスト時において機能試験を行うことが可能となる。す
なわち、簡易に機能試験を行うことが可能となり、プロ
ーブテスト時に行うことから不良検出率が向上されて初
期不良率の低減を図ることができる。ひいては、歩留り
が向上して総合的に半導体装置の単価低減を図ることが
可能となる。
に設けることなく、しかもパッケージング前にプローブ
テスト時において機能試験を行うことが可能となる。す
なわち、簡易に機能試験を行うことが可能となり、プロ
ーブテスト時に行うことから不良検出率が向上されて初
期不良率の低減を図ることができる。ひいては、歩留り
が向上して総合的に半導体装置の単価低減を図ることが
可能となる。
【００１１】
【実施例】図１に本発明の第１の実施例の構成図を示す
。図１において、半導体装置を構成するチップ１上に、
ブロック化された例えばロジック回路Ａ〜Ｃが直列に接
続された回路群２が形成されており、この回路群２に接
続される入力端子ＩＮ１ 〜ＩＮｍ 及び出力端子Ｏ１
〜Ｏｎ が形成される。また、回路Ｂ及び回路Ｃの入
力部には、該入出力端子ＩＮ１ 〜ＩＮｎ ，Ｏ１ 〜
Ｏｍ 以外の空端子がテスト入力端子ＩＮ１ ，ＩＮ２
として接続されると共に、回路Ａ及び回路Ｃの出力部
には、該他の空端子がテスト出力端子ＴＯ１ ，ＴＯ２
として接続される。 そして、入出力端子ＩＮ１ 〜ＩＮｎ ，Ｏ１ 〜Ｏｍ
がリードフレーム等とワイヤボンディングされる。
このように、チップ１上でパッケージング前にプロー
ブテストを行う際、テスト入出力端子ＴＩ１ ，ＴＩ２
，ＴＯ１ ，ＴＯ２ により機能試験を行う。すなわ
ち、試験プローブにより、テスト入力端子ＴＩ１ ，Ｔ
Ｉ２ に所定の信号を入力し、テスト出力端子ＴＯ１
，ＴＯ２ より出力状態を検出して不良か否かを検査す
るものである。
。図１において、半導体装置を構成するチップ１上に、
ブロック化された例えばロジック回路Ａ〜Ｃが直列に接
続された回路群２が形成されており、この回路群２に接
続される入力端子ＩＮ１ 〜ＩＮｍ 及び出力端子Ｏ１
〜Ｏｎ が形成される。また、回路Ｂ及び回路Ｃの入
力部には、該入出力端子ＩＮ１ 〜ＩＮｎ ，Ｏ１ 〜
Ｏｍ 以外の空端子がテスト入力端子ＩＮ１ ，ＩＮ２
として接続されると共に、回路Ａ及び回路Ｃの出力部
には、該他の空端子がテスト出力端子ＴＯ１ ，ＴＯ２
として接続される。 そして、入出力端子ＩＮ１ 〜ＩＮｎ ，Ｏ１ 〜Ｏｍ
がリードフレーム等とワイヤボンディングされる。
このように、チップ１上でパッケージング前にプロー
ブテストを行う際、テスト入出力端子ＴＩ１ ，ＴＩ２
，ＴＯ１ ，ＴＯ２ により機能試験を行う。すなわ
ち、試験プローブにより、テスト入力端子ＴＩ１ ，Ｔ
Ｉ２ に所定の信号を入力し、テスト出力端子ＴＯ１
，ＴＯ２ より出力状態を検出して不良か否かを検査す
るものである。
【００１２】なお、図１では４つの空端子で機能試験を
行う場合を示しているが、空端子が存在する数に対応さ
せてテスト端子を適宜設定することができる。
行う場合を示しているが、空端子が存在する数に対応さ
せてテスト端子を適宜設定することができる。
【００１３】これにより、半導体装置の外部端子数に関
係なく、入出力のテスト端子数を多く設定することがで
き、機能試験条件の設定を簡略化することができる。す
なわち、プローブテスト時に簡易に機能試験を行うこと
ができると共に、故障検出率が向上し、製品後の初期不
良率を低減することができる。このことは、半導体装置
の製造において歩留りが向上し、ひいては単価低減を図
ることができる。
係なく、入出力のテスト端子数を多く設定することがで
き、機能試験条件の設定を簡略化することができる。す
なわち、プローブテスト時に簡易に機能試験を行うこと
ができると共に、故障検出率が向上し、製品後の初期不
良率を低減することができる。このことは、半導体装置
の製造において歩留りが向上し、ひいては単価低減を図
ることができる。
【００１４】なお、図１は、機能試験をテスト入出力端
子ＴＩ１ ，ＴＩ２ ，ＴＯ１ ，ＴＯ２ のみで行う
場合を示しているが、入力又は出力の何れかのテスト端
子のみを設定し、正規の入力端子ＩＮ１ 〜ＩＮｎ 又
は出力端子Ｏ１ 〜Ｏｍ よりテスト信号を入力し、又
はテスト結果信号を出力させてもよい。
子ＴＩ１ ，ＴＩ２ ，ＴＯ１ ，ＴＯ２ のみで行う
場合を示しているが、入力又は出力の何れかのテスト端
子のみを設定し、正規の入力端子ＩＮ１ 〜ＩＮｎ 又
は出力端子Ｏ１ 〜Ｏｍ よりテスト信号を入力し、又
はテスト結果信号を出力させてもよい。
【００１５】次に、図２に、本発明の第２の実施例の構
成図を示す。図２は、図１におけるテスト入出力端子Ｔ
Ｉ１ ，ＴＩ２ ，ＴＯ１，ＴＯ２ を接続するにあた
り、バッファ回路３を介在させたものである。このバッ
ファ回路３は、テスト信号の増幅を行うと共に、ロジッ
ク回路Ａ〜Ｃの入出力部のプルアップ又はプルダウンを
行う。 これは、図１に示すようにバッファ回路を介在させない
場合、ロジック回路Ａ〜Ｃが例えばＴＴＬのゲートアレ
イの場合には影響は少ないが、Ｃ−ＭＯＳのゲートアレ
イの場合にはパッケージング後の製品状態で入出力部が
浮いた状態となって悪影響を及ぼすことをバッファ回路
３において防止しようとするものである。
成図を示す。図２は、図１におけるテスト入出力端子Ｔ
Ｉ１ ，ＴＩ２ ，ＴＯ１，ＴＯ２ を接続するにあた
り、バッファ回路３を介在させたものである。このバッ
ファ回路３は、テスト信号の増幅を行うと共に、ロジッ
ク回路Ａ〜Ｃの入出力部のプルアップ又はプルダウンを
行う。 これは、図１に示すようにバッファ回路を介在させない
場合、ロジック回路Ａ〜Ｃが例えばＴＴＬのゲートアレ
イの場合には影響は少ないが、Ｃ−ＭＯＳのゲートアレ
イの場合にはパッケージング後の製品状態で入出力部が
浮いた状態となって悪影響を及ぼすことをバッファ回路
３において防止しようとするものである。
【００１６】次に、図３に、本発明の第３の実施例の構
成図を示す。図３は、ロジック回路Ａ〜Ｃ間にセレクタ
回路４を設け、このセレクタ回路４を空端子のテストＩ
／Ｏ（入力／出力）端子ＴＩＯ１ 〜ＴＩＯ４ を接続
したものである。なお、セレクタ回路４からは他の空端
子を用いてセレクト端子Ｓとしている。
成図を示す。図３は、ロジック回路Ａ〜Ｃ間にセレクタ
回路４を設け、このセレクタ回路４を空端子のテストＩ
／Ｏ（入力／出力）端子ＴＩＯ１ 〜ＴＩＯ４ を接続
したものである。なお、セレクタ回路４からは他の空端
子を用いてセレクト端子Ｓとしている。
【００１７】このセレクタ回路４は、回路Ａ〜Ｃ又はテ
ストＩ／Ｏ端子ＴＩＯ１ 〜ＴＩＯ４ からの信号を選
択する機能を有するもので、次段の回路Ｂ又はＣにどち
らの信号を伝達するかの判別を行うと共に、該回路Ａ〜
ＣがＣ−ＭＯＳのゲートアレイの場合にプルアップ又は
プルダウンを行う。この場合、セレクト端子Ｓにはテス
ト時か否かの選択信号が入力される。
ストＩ／Ｏ端子ＴＩＯ１ 〜ＴＩＯ４ からの信号を選
択する機能を有するもので、次段の回路Ｂ又はＣにどち
らの信号を伝達するかの判別を行うと共に、該回路Ａ〜
ＣがＣ−ＭＯＳのゲートアレイの場合にプルアップ又は
プルダウンを行う。この場合、セレクト端子Ｓにはテス
ト時か否かの選択信号が入力される。
【００１８】このように、図３の第３の実施例による機
能試験は、図１と同様に、空端子を用いたテストＩ／Ｏ
端子ＴＩＯ１ 〜ＴＩＯ４ に、プローブテスト時にプ
ローブにより信号が入力され、又はテスト結果信号の出
力を検出して不良か否かを検査するものである。
能試験は、図１と同様に、空端子を用いたテストＩ／Ｏ
端子ＴＩＯ１ 〜ＴＩＯ４ に、プローブテスト時にプ
ローブにより信号が入力され、又はテスト結果信号の出
力を検出して不良か否かを検査するものである。
【００１９】
【発明の効果】以上のように本発明によれば、空端子を
回路群の入出力部に接続して該空端子でパッケージング
前に機能試験を行うことにより、簡易に機能試験を行い
故障検出率を向上させて製品後の初期不良率の低減を図
って信頼性を向上させることができると共に、歩留りの
向上ひいては製品の単価低減を図ることができる。
回路群の入出力部に接続して該空端子でパッケージング
前に機能試験を行うことにより、簡易に機能試験を行い
故障検出率を向上させて製品後の初期不良率の低減を図
って信頼性を向上させることができると共に、歩留りの
向上ひいては製品の単価低減を図ることができる。
【図１】本発明の第１の実施例の構成図である。
【図２】本発明の第２の実施例の構成図である。
【図３】本発明の第３の実施例の構成図である。
【図４】従来の機能試験が行われる半導体装置の概念図
である。
である。
１ チップ
２ 回路群
３ バッファ回路
４ セレクタ回路
Claims (4)
- 【請求項１】 チップ（１）上に、所定数の回路群（
２）の入出力端子（ＩＮ１ 〜ＩＮｎ ，Ｏ１ 〜Ｏｍ
）が形成され、機能試験が行われる半導体装置におい
て、前記チップ（１）上に形成された入出力端子（ＩＮ
１ 〜ＩＮｎ ，Ｏ１ 〜Ｏｍ ）以外の所定数の空端
子（ＴＩ１ ，ＴＩ２ ，ＴＯ１ ，ＴＯ２ ）上で前
記機能試験を行うために、該空端子（ＴＩ１ ，ＴＩ２
，ＴＯ１ ，ＴＯ２ ）と前記回路群（２）の各入出
力部とを接続することを特徴とする半導体装置。 - 【請求項２】 前記所定数の空端子（ＴＩ１ ，ＴＩ
２ ，ＴＯ１ ，ＴＯ２ ）と前記回路群（２）の各入
出力部との間にバッファ回路（３）を介在させることを
特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記回路群（２）の入力部又は出力部
と前記所定数の空端子（ＴＩ１ ，ＴＩ２ ，ＴＯ１
，ＴＯ２ ）を接続し、前記入力端子（ＩＮ１ 〜ＩＮ
ｎ ）又は出力端子（Ｏ１ 〜Ｏｍ ）と該空端子（Ｔ
Ｉ１ ，ＴＩ２又はＴＯ１ ，ＴＯ２ ）により前記機
能試験を行うことを特徴とする請求項１又は２記載の半
導体装置。 - 【請求項４】 前記回路群（２）の各入出力部間に、
正規信号と試験信号を選別するセレクタ回路（４）を設
け、該セレクタ回路（４）と前記所定数の空端子（ＴＩ
Ｏ１ 〜ＴＩＯ４ ）を接続してそれぞれの該空端子（
ＴＩＯ１ 〜ＴＩＯ４ ）を入出力端子とすることを特
徴とする請求項１又は２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3100200A JPH04329379A (ja) | 1991-05-01 | 1991-05-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3100200A JPH04329379A (ja) | 1991-05-01 | 1991-05-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04329379A true JPH04329379A (ja) | 1992-11-18 |
Family
ID=14267663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3100200A Withdrawn JPH04329379A (ja) | 1991-05-01 | 1991-05-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04329379A (ja) |
-
1991
- 1991-05-01 JP JP3100200A patent/JPH04329379A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980806 |