JPH04326641A - Ａｔｍスイッチ用メモリ - Google Patents
Ａｔｍスイッチ用メモリInfo
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- JPH04326641A JPH04326641A JP3095946A JP9594691A JPH04326641A JP H04326641 A JPH04326641 A JP H04326641A JP 3095946 A JP3095946 A JP 3095946A JP 9594691 A JP9594691 A JP 9594691A JP H04326641 A JPH04326641 A JP H04326641A
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- Japan
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- memory
- data
- packet
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- 230000015654 memory Effects 0.000 title claims abstract description 62
- 238000010586 diagram Methods 0.000 description 16
- 238000004891 communication Methods 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 238000013523 data management Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＡＴＭスイッチ用のメモ
リに関する。最近、次世代通信網として広帯域ＩＳＤＮ
が研究開発されつつある。
リに関する。最近、次世代通信網として広帯域ＩＳＤＮ
が研究開発されつつある。
【０００２】かかる広帯域ＩＳＤＮの通信技術としてＡ
ＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ
Ｍｏｄｅ） が採用されている。ＡＴＭとは非同期転送
モードを意味し、音声、データ、動画像等を一つのネッ
トワークで扱うことができ、その都度端末が必要とする
通信速度を設定して、その速度で通信を行うものである
。
ＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ
Ｍｏｄｅ） が採用されている。ＡＴＭとは非同期転送
モードを意味し、音声、データ、動画像等を一つのネッ
トワークで扱うことができ、その都度端末が必要とする
通信速度を設定して、その速度で通信を行うものである
。
【０００３】図４はＡＴＭスイッチを説明する図である
。図は入力＃０〜＃２の３回線、出力＃０〜＃２の３回
線の例であり、各回線から入力するパケット単位のデー
タをバッファメモリに書き込み、パケットの先頭のヘッ
ダ部に書き込まれているアドレスにより指定される回線
に出力する。入出力制御は図に示す中央制御装置（図中
ＣＣとして示す）７０が行っている。
。図は入力＃０〜＃２の３回線、出力＃０〜＃２の３回
線の例であり、各回線から入力するパケット単位のデー
タをバッファメモリに書き込み、パケットの先頭のヘッ
ダ部に書き込まれているアドレスにより指定される回線
に出力する。入出力制御は図に示す中央制御装置（図中
ＣＣとして示す）７０が行っている。
【０００４】かかるマトリクスの各交点に設けられてい
るバッファとしてのメモリがＡＴＭスイッチ用メモリ１
である。図５はＡＴＭパケットの例を説明する図であり
、１パケットはデータ５３バイト、制御データ１バイト
の計５４バイトから構成されている例を示す。
るバッファとしてのメモリがＡＴＭスイッチ用メモリ１
である。図５はＡＴＭパケットの例を説明する図であり
、１パケットはデータ５３バイト、制御データ１バイト
の計５４バイトから構成されている例を示す。
【０００５】かかるＡＴＭスイッチ用メモリは大量に使
用するので、低消費電力で且つＬＳＩとしての面積を小
さくすることが要求されている。
用するので、低消費電力で且つＬＳＩとしての面積を小
さくすることが要求されている。
【０００６】
【従来の技術】図６は従来例を説明する図を示す。図中
１ＡはＡＴＭスイッチ用メモリであり、１０Ａはデータ
を記憶するメモリセルアレイ、１０Ｂ、１０Ｃはアドレ
スデコーダ、４１は書き込み増幅器、５１は読み出し増
幅器である。２１Ａ、３１ＡはＡＴＭスイッチ用メモリ
１Ａの外部に設けられている書き込みアドレス発生回路
、読み出しアドレス発生回路であり、それぞれパケット
アドレス発生器２２Ａ、３２Ａ、ワードアドレス発生器
２３Ａ、３３Ａを備えている。
１ＡはＡＴＭスイッチ用メモリであり、１０Ａはデータ
を記憶するメモリセルアレイ、１０Ｂ、１０Ｃはアドレ
スデコーダ、４１は書き込み増幅器、５１は読み出し増
幅器である。２１Ａ、３１ＡはＡＴＭスイッチ用メモリ
１Ａの外部に設けられている書き込みアドレス発生回路
、読み出しアドレス発生回路であり、それぞれパケット
アドレス発生器２２Ａ、３２Ａ、ワードアドレス発生器
２３Ａ、３３Ａを備えている。
【０００７】図７は従来例のデータ管理を説明する図で
あり、データの書き込み、読み出しを行うときは、パケ
ットアドレス発生器２２Ａ、３２Ａの発生するパケット
アドレスと、ワードアドレス発生器２３Ａ、３３Ａの発
生するワードアドレスとをＡＴＭスイッチ用メモリ１Ａ
の中に設けられているアドレスデコーダ１０Ｂ、１０Ｃ
で合成してメモリセルアレイ１０Ａ上の実際のアドレス
を生成し、書き込み増幅器４１、読み出し増幅器５１を
とおして、データの書き込み、読み出しを行っている。
あり、データの書き込み、読み出しを行うときは、パケ
ットアドレス発生器２２Ａ、３２Ａの発生するパケット
アドレスと、ワードアドレス発生器２３Ａ、３３Ａの発
生するワードアドレスとをＡＴＭスイッチ用メモリ１Ａ
の中に設けられているアドレスデコーダ１０Ｂ、１０Ｃ
で合成してメモリセルアレイ１０Ａ上の実際のアドレス
を生成し、書き込み増幅器４１、読み出し増幅器５１を
とおして、データの書き込み、読み出しを行っている。
【０００８】書き込み側のＥＮは書き込みのライトイネ
ーブル信号の入力端子を示す。従来例においては通常メ
モリセルとしてデュアルポートメモリを使用している。 図８はデュアルポートメモリ用のメモリセルを説明する
図であり、インバータＩ１〜Ｉ４とトランファーゲート
Ｇ１〜Ｇ４から構成されている。
ーブル信号の入力端子を示す。従来例においては通常メ
モリセルとしてデュアルポートメモリを使用している。 図８はデュアルポートメモリ用のメモリセルを説明する
図であり、インバータＩ１〜Ｉ４とトランファーゲート
Ｇ１〜Ｇ４から構成されている。
【０００９】実際のメモリではこのようなメモリセルが
必要個数、図で示す縦方向に配置されており、Ｗｒｉｔ
ｅ Ｗｏｒｄ線、 Ｒｅａｄ Ｗｏｒｄ線でメモリセル
を指定し、Ｗｒｉｔｅ Ｂｉｔ 線からデータを書き込
み、 Ｒｅａｄ Ｂｉｔ 線からデータの読み出しを行
う。
必要個数、図で示す縦方向に配置されており、Ｗｒｉｔ
ｅ Ｗｏｒｄ線、 Ｒｅａｄ Ｗｏｒｄ線でメモリセル
を指定し、Ｗｒｉｔｅ Ｂｉｔ 線からデータを書き込
み、 Ｒｅａｄ Ｂｉｔ 線からデータの読み出しを行
う。
【００１０】
【発明が解決しようとする課題】これまでの、ＡＴＭス
イッチ用メモリは通常デュアルポートメモリセルを使用
しているので、ＬＳＩとして構成した場合の面積が大き
く消費電力も大きい。
イッチ用メモリは通常デュアルポートメモリセルを使用
しているので、ＬＳＩとして構成した場合の面積が大き
く消費電力も大きい。
【００１１】また、データの入出力のアドレスの指定は
、ＡＴＭスイッチ用メモリの外部に書き込みアドレス発
生回路、読み出しアドレス発生回路を設ける必要があり
、外部の制御回路が大きくなる。
、ＡＴＭスイッチ用メモリの外部に書き込みアドレス発
生回路、読み出しアドレス発生回路を設ける必要があり
、外部の制御回路が大きくなる。
【００１２】本発明は低消費電力で且つ実装面積の小さ
なＡＴＭスイッチ用メモリを実現しようとする。
なＡＴＭスイッチ用メモリを実現しようとする。
【００１３】
【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。図中の１１〜１ｎは所定のパ
ケット長のデータを書き込む複数の記憶素子であり、２
０は複数の記憶素子１１〜１ｎの中から任意の１個を選
択するパケット選択部であり、３０はパケット選択部２
０にて選択された記憶素子１１〜１ｎのデータ書き込み
、読み出しアドレスを発生するアドレス発生部である。
明するブロック図である。図中の１１〜１ｎは所定のパ
ケット長のデータを書き込む複数の記憶素子であり、２
０は複数の記憶素子１１〜１ｎの中から任意の１個を選
択するパケット選択部であり、３０はパケット選択部２
０にて選択された記憶素子１１〜１ｎのデータ書き込み
、読み出しアドレスを発生するアドレス発生部である。
【００１４】また、４０は選択された記憶素子１１〜１
ｎにデータを書き込む書き込み部であり、５０は選択さ
れた記憶素子１１〜１ｎからデータを読み出す読み出し
部であり、６０は書き込み、読み出しの制御を行うスイ
ッチ（図中ＳＷとして示す）であり、パケット選択部２
０で任意に選択した記憶素子１１〜１ｎに、アドレス発
生部で発生するアドレスの指定にしたがってデータの書
き込み、読み出しを行う。
ｎにデータを書き込む書き込み部であり、５０は選択さ
れた記憶素子１１〜１ｎからデータを読み出す読み出し
部であり、６０は書き込み、読み出しの制御を行うスイ
ッチ（図中ＳＷとして示す）であり、パケット選択部２
０で任意に選択した記憶素子１１〜１ｎに、アドレス発
生部で発生するアドレスの指定にしたがってデータの書
き込み、読み出しを行う。
【００１５】
【作用】ＡＴＭスイッチの複数の記憶素子１１〜１ｎの
パケット長はシステムの要件から決まっており、その１
例としては図５に示すように５４バイトが使用されてい
る。また、複数の記憶素子１１〜１ｎのｎはシステム上
の設計要件から決まるものである。
パケット長はシステムの要件から決まっており、その１
例としては図５に示すように５４バイトが使用されてい
る。また、複数の記憶素子１１〜１ｎのｎはシステム上
の設計要件から決まるものである。
【００１６】ここで、５４パケット記憶可能な記憶素子
１１〜１ｎを設け、パケット選択部２０で発生したパケ
ット選択信号により記憶素子１１〜１ｎを順次選択し、
アドレス発生部３０の発生するアドレスにしたがってデ
ータを書き込む。
１１〜１ｎを設け、パケット選択部２０で発生したパケ
ット選択信号により記憶素子１１〜１ｎを順次選択し、
アドレス発生部３０の発生するアドレスにしたがってデ
ータを書き込む。
【００１７】読み出しときも同様の動作であり、パケッ
ト選択部２０で発生したパケット選択信号により記憶素
子１１〜１ｎを順次選択し、アドレス発生部３０の発生
するアドレスにしたがってデータを読み出す。
ト選択部２０で発生したパケット選択信号により記憶素
子１１〜１ｎを順次選択し、アドレス発生部３０の発生
するアドレスにしたがってデータを読み出す。
【００１８】ここで、スイッチ６０としてトランファー
ゲート６１、複数の記憶素子１１〜１ｎとしてシングル
ポートメモリセル１１Ａ〜１ｎＡ、パケット選択部２０
、アドレス発生部３０として順次アドレス発生回路より
構成することにより、小型で低消費電力のＡＴＭスイッ
チ用メモリを得ることができる。
ゲート６１、複数の記憶素子１１〜１ｎとしてシングル
ポートメモリセル１１Ａ〜１ｎＡ、パケット選択部２０
、アドレス発生部３０として順次アドレス発生回路より
構成することにより、小型で低消費電力のＡＴＭスイッ
チ用メモリを得ることができる。
【００１９】
【実施例】図２は本発明の実施例を説明する図である。
図中の１１Ａ〜１ｎＡは５４バイトのデータを書き込む
シングルポートのメモリセルアレイ、２１は書き込みパ
ケットアドレスを発生する書き込みパケットアドレス順
次発生回路２２、読み出しパケットアドレスを発生する
読み出しパケットアドレス順次発生回路２３よりなるパ
ケットセレクタ、３１は選択されたメモリセルアレイ１
１Ａ〜１ｎＡにデータを書き込むワードアドレスを発生
する書き込みワードアドレス順次発生回路３２、選択さ
れたメモリセルアレイ１１Ａ〜１ｎＡからデータを読み
出すワードアドレスを発生する読み出しワードアドレス
順次発生回路３３よりなるワードアドレスセレクタ、４
１は書き込み増幅器、５１は読み出し増幅器、６１はト
ランファーゲートである。
シングルポートのメモリセルアレイ、２１は書き込みパ
ケットアドレスを発生する書き込みパケットアドレス順
次発生回路２２、読み出しパケットアドレスを発生する
読み出しパケットアドレス順次発生回路２３よりなるパ
ケットセレクタ、３１は選択されたメモリセルアレイ１
１Ａ〜１ｎＡにデータを書き込むワードアドレスを発生
する書き込みワードアドレス順次発生回路３２、選択さ
れたメモリセルアレイ１１Ａ〜１ｎＡからデータを読み
出すワードアドレスを発生する読み出しワードアドレス
順次発生回路３３よりなるワードアドレスセレクタ、４
１は書き込み増幅器、５１は読み出し増幅器、６１はト
ランファーゲートである。
【００２０】先ずデータを書き込むときには、書き込み
パケットアドレス順次発生回路２２の出力する選択信号
でメモリセルアレイ１１Ａに接続されている書き込み側
のトランファーゲート６１をオンとする。ついで、書き
込みワードアドレス順次発生回路３２が書き込むアドレ
スを１から５４までを順次発生させ、書き込みデータを
メモリセルアレイ１１Ａのアドレス１〜５４までに書き
込み増幅器４１をとおして書き込む。
パケットアドレス順次発生回路２２の出力する選択信号
でメモリセルアレイ１１Ａに接続されている書き込み側
のトランファーゲート６１をオンとする。ついで、書き
込みワードアドレス順次発生回路３２が書き込むアドレ
スを１から５４までを順次発生させ、書き込みデータを
メモリセルアレイ１１Ａのアドレス１〜５４までに書き
込み増幅器４１をとおして書き込む。
【００２１】メモリセルアレイ１１Ａに書き込みが終了
すると書き込みパケットアドレス順次発生回路２２はメ
モリセルアレイ１２Ａを選択する信号を出力する。以下
同様に書き込みパケットアドレス順次発生回路２２がメ
モリセルアレイ１３Ａ以降、１ｎＡまでを選択する信号
を順次発生し、データの書き込みを行い、メモリセルア
レイ１ｎＡまでの書き込みが終わると、再びメモリセル
アレイ１１Ａに戻ってデータの書き込みを行う。
すると書き込みパケットアドレス順次発生回路２２はメ
モリセルアレイ１２Ａを選択する信号を出力する。以下
同様に書き込みパケットアドレス順次発生回路２２がメ
モリセルアレイ１３Ａ以降、１ｎＡまでを選択する信号
を順次発生し、データの書き込みを行い、メモリセルア
レイ１ｎＡまでの書き込みが終わると、再びメモリセル
アレイ１１Ａに戻ってデータの書き込みを行う。
【００２２】データの読み出しも書き込みと同様の動作
であり、データを読み出すメモリセルアレイを読み出し
パケットアドレス順次発生回路２３の出力で指定し、読
み出しワードアドレス順次発生回路３３の発生するワー
ドアドレスにしたがってデータを読み出す。読み出した
データは読み出し増幅器５１をとおして出力される。
であり、データを読み出すメモリセルアレイを読み出し
パケットアドレス順次発生回路２３の出力で指定し、読
み出しワードアドレス順次発生回路３３の発生するワー
ドアドレスにしたがってデータを読み出す。読み出した
データは読み出し増幅器５１をとおして出力される。
【００２３】書き込みパケットアドレス順次発生回路２
２、読み出しパケットアドレス順次発生回路２３および
書き込みワードアドレス順次発生回路３２、読み出しワ
ードアドレス順次発生回路３３よりトランファーゲート
６１への配線は、それぞれ独立の線で配線されている。 （図では１本の線で示している。）図３はシングルポー
トメモリ用のメモリセルを説明する図であり、インバー
タＩ１、２とトランファーゲートＧ１、２より構成して
いる。書き込み、読み出しはＷｏｒｄ線により、ワード
を指定した上で、Ｂｉｔ 線からデータの書き込みある
いはデータの読み出しを行う。
２、読み出しパケットアドレス順次発生回路２３および
書き込みワードアドレス順次発生回路３２、読み出しワ
ードアドレス順次発生回路３３よりトランファーゲート
６１への配線は、それぞれ独立の線で配線されている。 （図では１本の線で示している。）図３はシングルポー
トメモリ用のメモリセルを説明する図であり、インバー
タＩ１、２とトランファーゲートＧ１、２より構成して
いる。書き込み、読み出しはＷｏｒｄ線により、ワード
を指定した上で、Ｂｉｔ 線からデータの書き込みある
いはデータの読み出しを行う。
【００２４】
【発明の効果】本発明によれば、所定のパケット長のデ
ータを書き込む記憶素子を設け、パケット選択部とアド
レス発生部からの指定により、指定のパケットにデータ
を入出力することにより、ＬＳＩとして構成した場合の
占有面積が小さく低消費電力のＡＴＭスイッチ用メモリ
を実現することができる。
ータを書き込む記憶素子を設け、パケット選択部とアド
レス発生部からの指定により、指定のパケットにデータ
を入出力することにより、ＬＳＩとして構成した場合の
占有面積が小さく低消費電力のＡＴＭスイッチ用メモリ
を実現することができる。
【図１】 本発明の原理を説明するブロック図
【図２
】 本発明の実施例を説明する図
】 本発明の実施例を説明する図
【図３】 シング
ルポートメモリ用のメモリセルを説明する図
ルポートメモリ用のメモリセルを説明する図
【図４】 ＡＴＭスイッチを説明する図
【図５】
ＡＴＭパケットの例を説明する図
ＡＴＭパケットの例を説明する図
【図６】 従来例を
説明する図
説明する図
【図７】 従来例のデータ管理を説明する図
【図８】
デュアルポートメモリ用のメモリセルを説明する図
デュアルポートメモリ用のメモリセルを説明する図
１、１Ａ ＡＴＭスイッチ用メモリ
１１〜１ｎ 記憶素子
１１Ａ〜１ｎＡ、１０Ａ メモリセルアレイ１０Ｂ、
１０Ｃ アドレスデコーダ ２０ パケット選択部 ２１ パケ
ットセレクタ２２ 書き込みパケットアドレス順次発
生回路２３ 読み出しパケットアドレス順次発生回路
２１Ａ 書き込みアドレス発生回路 ２２Ａ、３２Ａ パケットアドレス発生回路２３Ａ、
３３Ａ ワードアドレス発生回路３０ アドレス発
生部 ３１ ワードセレクタ３２
書き込みワードアドレス順次発生回路３３ 読み出し
ワードアドレス順次発生回路３１Ａ 読み出しアドレ
ス発生回路 ４０ 書き込み部 ４１
書き込み増幅器５０ 読み出し部
５１ 読み出し増幅器６０ スイッチ
７０ 中央制御装置６１、Ｇ
１〜Ｇ４ トランファーゲートＩ１〜Ｉ４ インバ
ータ
１０Ｃ アドレスデコーダ ２０ パケット選択部 ２１ パケ
ットセレクタ２２ 書き込みパケットアドレス順次発
生回路２３ 読み出しパケットアドレス順次発生回路
２１Ａ 書き込みアドレス発生回路 ２２Ａ、３２Ａ パケットアドレス発生回路２３Ａ、
３３Ａ ワードアドレス発生回路３０ アドレス発
生部 ３１ ワードセレクタ３２
書き込みワードアドレス順次発生回路３３ 読み出し
ワードアドレス順次発生回路３１Ａ 読み出しアドレ
ス発生回路 ４０ 書き込み部 ４１
書き込み増幅器５０ 読み出し部
５１ 読み出し増幅器６０ スイッチ
７０ 中央制御装置６１、Ｇ
１〜Ｇ４ トランファーゲートＩ１〜Ｉ４ インバ
ータ
Claims (4)
- 【請求項１】 所定のパケット長のデータを書き込む
複数の記憶素子（１１〜１ｎ）と、前記複数の記憶素子
（１１〜１ｎ）の中から任意の前記記憶素子（１１〜１
ｎ）を選択するパケット選択部（２０）と、前記パケッ
ト選択部（２０）にて選択された前記記憶素子（１１〜
１ｎ）のデータ書き込み、読み出しアドレスを発生する
アドレス発生部（３０）と、選択された前記記憶素子（
１１〜１ｎ）にデータを書き込む書き込み部（４０）と
、選択された前記記憶素子（１１〜１ｎ）からデータを
読み出す読み出し部（５０）と、書き込み、読み出しの
制御を行うスイッチ（６０）とを備えたことを特徴とす
るＡＴＭスイッチ用メモリ。 - 【請求項２】 前記スイッチ（６０）をトランスファ
ーゲート（６１）にて構成し、前記複数の記憶素子（１
１〜１ｎ）を前記トランスファーゲート（６１）で接続
したことを特徴とする請求項１記載のＡＴＭスイッチ用
メモリ。 - 【請求項３】 前記アドレス発生部（３０）は順次ア
ドレス発生回路（３１）にて構成し、前記トランファー
ゲート（６１）を前記順次アドレス発生回路（３１）の
出力で制御することを特徴とする請求項１記載のＡＴＭ
スイッチ用メモリ。 - 【請求項４】 前記複数の記憶素子（１１〜１ｎ）を
シングルポートメモリセル（１１Ａ〜１ｎＡ）にて構成
したことを特徴とする請求項１記載のＡＴＭスイッチ用
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3095946A JPH04326641A (ja) | 1991-04-26 | 1991-04-26 | Ａｔｍスイッチ用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3095946A JPH04326641A (ja) | 1991-04-26 | 1991-04-26 | Ａｔｍスイッチ用メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04326641A true JPH04326641A (ja) | 1992-11-16 |
Family
ID=14151431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3095946A Withdrawn JPH04326641A (ja) | 1991-04-26 | 1991-04-26 | Ａｔｍスイッチ用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04326641A (ja) |
-
1991
- 1991-04-26 JP JP3095946A patent/JPH04326641A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |