JPH04324198A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH04324198A JPH04324198A JP3092508A JP9250891A JPH04324198A JP H04324198 A JPH04324198 A JP H04324198A JP 3092508 A JP3092508 A JP 3092508A JP 9250891 A JP9250891 A JP 9250891A JP H04324198 A JPH04324198 A JP H04324198A
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- 230000015654 memory Effects 0.000 claims abstract description 97
- 238000005520 cutting process Methods 0.000 claims abstract description 11
- 238000001514 detection method Methods 0.000 claims description 24
- 230000002950 deficient Effects 0.000 claims description 20
- 230000000295 complement effect Effects 0.000 claims description 3
- 239000012467 final product Substances 0.000 abstract description 4
- 230000007547 defect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
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- 239000000047 product Substances 0.000 description 1
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
に冗長メモリセルアレイを備えた半導体メモリに関する
。
に冗長メモリセルアレイを備えた半導体メモリに関する
。
【０００２】
【従来の技術】従来、この種の半導体メモリは、複数の
メモリセルを備え外部からのアドレス信号（Ａ１，Ａ２
）により指定されアドレスに対しデータの書込み，読出
しを行うメモリセルアレリと、このメモリセルアレイに
不良のメモリセルが存在するときこの不良のメモリセル
に代ってデータの書込み，読出しを行う冗長メモリセル
アレイと、図４に示すように、ゲートにアドレス信号（
Ａ１，Ａ２）の各ビットの真補の信号（Ａ１，Ａ１ｂ，
Ａ２，Ａ２ｂ）をそれぞれ対応して入力する複数の第１
のトランジスタＱ１〜Ｑ４、一端をこれら各第１のトラ
ンジスタＱ１〜Ｑ４のドレインとそれぞれ対応して接続
する複数のヒューズＦ１〜Ｆ４、ドレインをこれらヒュ
ーズＦ１〜Ｆ４の他端と共通接続しソースを電源（電圧
Ｖｃｃ）に接続する第２のトランジスタＱ５を備え、前
記メモリセルアレイに不良のメモリセルが存在するとき
、この不良のメモリセルのアドレスに従って前記複数の
ヒューズのうちの所定のヒューズを切断し、アドレス信
号Ａ１，Ａ２が前記メモリセルアレイの正常のメモリセ
ルのアドレスを指定するときは前記メモリセルアレイを
動作状態，前記冗長メモリセルアレイを非動作状態とし
、アドレス信号Ａ１，Ａ２が前記メモリセルアレイの不
良のメモリセルのアドレスを指定するときは前記メモリ
セルアレイを非動作状態，前記冗長メモリセルアレイを
動作状態とするメモリ選択信号ＭＳをトランジスタＱ５
のドレインから出力する冗長メモリ選択回路１と、外部
から入力される複数の制御信号に従って前記メモリセル
アレイ，冗長メモリセルアレイ，及び冗長メモリ選択回
路１を含む各部の動作を制御する制御回路とを有する構
成となっていた。
メモリセルを備え外部からのアドレス信号（Ａ１，Ａ２
）により指定されアドレスに対しデータの書込み，読出
しを行うメモリセルアレリと、このメモリセルアレイに
不良のメモリセルが存在するときこの不良のメモリセル
に代ってデータの書込み，読出しを行う冗長メモリセル
アレイと、図４に示すように、ゲートにアドレス信号（
Ａ１，Ａ２）の各ビットの真補の信号（Ａ１，Ａ１ｂ，
Ａ２，Ａ２ｂ）をそれぞれ対応して入力する複数の第１
のトランジスタＱ１〜Ｑ４、一端をこれら各第１のトラ
ンジスタＱ１〜Ｑ４のドレインとそれぞれ対応して接続
する複数のヒューズＦ１〜Ｆ４、ドレインをこれらヒュ
ーズＦ１〜Ｆ４の他端と共通接続しソースを電源（電圧
Ｖｃｃ）に接続する第２のトランジスタＱ５を備え、前
記メモリセルアレイに不良のメモリセルが存在するとき
、この不良のメモリセルのアドレスに従って前記複数の
ヒューズのうちの所定のヒューズを切断し、アドレス信
号Ａ１，Ａ２が前記メモリセルアレイの正常のメモリセ
ルのアドレスを指定するときは前記メモリセルアレイを
動作状態，前記冗長メモリセルアレイを非動作状態とし
、アドレス信号Ａ１，Ａ２が前記メモリセルアレイの不
良のメモリセルのアドレスを指定するときは前記メモリ
セルアレイを非動作状態，前記冗長メモリセルアレイを
動作状態とするメモリ選択信号ＭＳをトランジスタＱ５
のドレインから出力する冗長メモリ選択回路１と、外部
から入力される複数の制御信号に従って前記メモリセル
アレイ，冗長メモリセルアレイ，及び冗長メモリ選択回
路１を含む各部の動作を制御する制御回路とを有する構
成となっていた。
【０００３】図４に示された冗長メモリ選択回路１は、
例えばアドレス信号Ａ１，Ａ２が（０１）のアドレスに
不良のメモリセルが存在する場合、アドレス信号（Ａ１
，Ａ１ｂ，Ａ２，Ａ２ｂ）が“１”となるアドレス信号
（Ａ１ｂ，Ａ２）が入力されるヒューズＦ２，Ｆ３を切
断すればよい。
例えばアドレス信号Ａ１，Ａ２が（０１）のアドレスに
不良のメモリセルが存在する場合、アドレス信号（Ａ１
，Ａ１ｂ，Ａ２，Ａ２ｂ）が“１”となるアドレス信号
（Ａ１ｂ，Ａ２）が入力されるヒューズＦ２，Ｆ３を切
断すればよい。
【０００４】このようにヒューズＦ１〜Ｆ４の切断を行
なうことにより、正常なメモリセルのアドレスのときは
メモリ選択信号ＭＳは低レベルに、不良のメモリセルの
アドレスのときは高レベルとなる。このメモリ選択信号
ＭＳにより、メモリセルアレイに不良のメモリセルが存
在する場合、冗長メモリセルアレイが使用される。この
ヒューズＦ１〜Ｆ４の切断は、通常、ウェーハの段階で
レーザ光線によって行っていた。
なうことにより、正常なメモリセルのアドレスのときは
メモリ選択信号ＭＳは低レベルに、不良のメモリセルの
アドレスのときは高レベルとなる。このメモリ選択信号
ＭＳにより、メモリセルアレイに不良のメモリセルが存
在する場合、冗長メモリセルアレイが使用される。この
ヒューズＦ１〜Ｆ４の切断は、通常、ウェーハの段階で
レーザ光線によって行っていた。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
メモリは、ヒューズＦ１〜Ｆ４の切断をウェーハの段階
でレーザ光線により行っているので、ヒューズＦ１〜Ｆ
４の切断状態がレーザ光線源の状態によって異なるとい
う問題があり、また、ヒューズ切断後のペレッタイズ，
ボンディング，封入等の工程で不良が発生した場合救済
できないという欠点があった。
メモリは、ヒューズＦ１〜Ｆ４の切断をウェーハの段階
でレーザ光線により行っているので、ヒューズＦ１〜Ｆ
４の切断状態がレーザ光線源の状態によって異なるとい
う問題があり、また、ヒューズ切断後のペレッタイズ，
ボンディング，封入等の工程で不良が発生した場合救済
できないという欠点があった。
【０００６】本発明の目的は、切断すべきヒューズを確
実に切断でき、かつ最終製品段階でメモリセルの不良が
発見された場合でもこれを救済することができる半導体
メモリを提供することにある。
実に切断でき、かつ最終製品段階でメモリセルの不良が
発見された場合でもこれを救済することができる半導体
メモリを提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体メモリは
、複数のメモリセルを備え外部からのアドレス信号によ
り指定されアドレスに対しデータの書込み，読出しを行
うメモリセルアレイと、このメモリセルアレイに不良の
メモリセルが存在するときこの不良のメモリセルに代っ
てデータの書込み，読出しを行う冗長メモリセルアレイ
と、前記アドレス信号の各ビットとそれぞれ対応する複
数のヒューズを備え前記メモリセルアレイに不良のメモ
リセルが存在するとき、この不良のメモリセルのアドレ
スに従って前記複数のヒューズのうちの所定のヒューズ
を切断し、前記アドレス信号が前記メモリセルアレイの
正常のメモリセルのアドレスを指定するときは前記メモ
リセルアレイを動作状態，前記冗長メモリセルアレイを
非動作状態とし、前記アドレス信号が前記メモリセルア
レイの不良のメモリセルのアドレスを指定するときは前
記メモリセルアレイを非動作状態，前記冗長メモリセル
アレイを動作状態とするメモリ選択信号を発生する冗長
メモリ選択回路と、外部から入力される複数の制御信号
に従って前記メモリセルアレイ，冗長メモリセルアレイ
，及び冗長メモリ選択回路を含む各部の動作を制御する
制御回路とを有する半導体メモリにおいて、前記複数の
制御信号のうちの特定のものが通常の動作状態では存在
しない状態であることを検出して能動レベルの検出信号
を出力する動作状態検出回路と、前記検出信号が能動レ
ベルのとき前記メモリセルアレイの不良のメモリセルの
アドレスに従って切断する前記冗長メモリ選択回路のヒ
ューズに通常の動作状態より高い電圧及び大電流を供給
するヒューズ切断手段とを設けて構成される。
、複数のメモリセルを備え外部からのアドレス信号によ
り指定されアドレスに対しデータの書込み，読出しを行
うメモリセルアレイと、このメモリセルアレイに不良の
メモリセルが存在するときこの不良のメモリセルに代っ
てデータの書込み，読出しを行う冗長メモリセルアレイ
と、前記アドレス信号の各ビットとそれぞれ対応する複
数のヒューズを備え前記メモリセルアレイに不良のメモ
リセルが存在するとき、この不良のメモリセルのアドレ
スに従って前記複数のヒューズのうちの所定のヒューズ
を切断し、前記アドレス信号が前記メモリセルアレイの
正常のメモリセルのアドレスを指定するときは前記メモ
リセルアレイを動作状態，前記冗長メモリセルアレイを
非動作状態とし、前記アドレス信号が前記メモリセルア
レイの不良のメモリセルのアドレスを指定するときは前
記メモリセルアレイを非動作状態，前記冗長メモリセル
アレイを動作状態とするメモリ選択信号を発生する冗長
メモリ選択回路と、外部から入力される複数の制御信号
に従って前記メモリセルアレイ，冗長メモリセルアレイ
，及び冗長メモリ選択回路を含む各部の動作を制御する
制御回路とを有する半導体メモリにおいて、前記複数の
制御信号のうちの特定のものが通常の動作状態では存在
しない状態であることを検出して能動レベルの検出信号
を出力する動作状態検出回路と、前記検出信号が能動レ
ベルのとき前記メモリセルアレイの不良のメモリセルの
アドレスに従って切断する前記冗長メモリ選択回路のヒ
ューズに通常の動作状態より高い電圧及び大電流を供給
するヒューズ切断手段とを設けて構成される。
【０００８】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００９】図１は本発明の一実施例を示す回路図であ
る。
る。
【００１０】この実施例が図４に示された従来の半導体
メモリと相違する点は、外部から入力される複数の制御
信号のうちの特定の信号、書込み信号ＷＥ及び読出し信
号ＲＥが通常の動作状態では存在しない同時能動レベル
状態であることを検出して能動レベルの検出信号ＳＤを
出力する動作状態検出回路２と、外部からのアドレス信
号Ａ１，Ａ２及びその補信号Ａ１ｂ，Ａ２ｂと検出信号
ＳＤとを入力し、検出信号ＳＤが非能動レベルのときは
通常の動作状態の電圧レベルの内部アドレス信号ＩＡ１
，ＩＡ１ｂ，ＩＡ２，ＩＡ２ｂをトランジスタＱ１〜Ｑ
４のゲートに供給し、検出信号ＳＤが能動レベルのとき
はメモリセルアレイの不良のメモリセルのアドレスに応
じて内部アドレス信号ＩＡ１，ＩＡ１ｂ，ＩＡ２，ＩＡ
２ｂのうちの所定のビットの信号の電圧レベルを通常の
動作状態の電圧レベル（Ｖｃｃ）より高いレベルにする
アドレス信号レベル制御回路３、並びにドレインを第２
のトランジスタＱ５のドレインと接続しソースを電源（
Ｖｃｃ）に接続しゲートに検出信号ＳＤを入力してこの
検出信号ＳＤが能動レベルのときオンとなる第３のトラ
ンジスタＱ５を含み、検出信号ＳＤが能動レベルのとき
メモリセルアレイの不良のメモリセルのアドレスに従っ
て切断する冗長メモリ選択回路１のヒューズ（Ｆ１〜Ｆ
４）に通常の動作状態より高い電圧及び大電流を供給す
るヒューズ切断手段とを設けた点にある。
メモリと相違する点は、外部から入力される複数の制御
信号のうちの特定の信号、書込み信号ＷＥ及び読出し信
号ＲＥが通常の動作状態では存在しない同時能動レベル
状態であることを検出して能動レベルの検出信号ＳＤを
出力する動作状態検出回路２と、外部からのアドレス信
号Ａ１，Ａ２及びその補信号Ａ１ｂ，Ａ２ｂと検出信号
ＳＤとを入力し、検出信号ＳＤが非能動レベルのときは
通常の動作状態の電圧レベルの内部アドレス信号ＩＡ１
，ＩＡ１ｂ，ＩＡ２，ＩＡ２ｂをトランジスタＱ１〜Ｑ
４のゲートに供給し、検出信号ＳＤが能動レベルのとき
はメモリセルアレイの不良のメモリセルのアドレスに応
じて内部アドレス信号ＩＡ１，ＩＡ１ｂ，ＩＡ２，ＩＡ
２ｂのうちの所定のビットの信号の電圧レベルを通常の
動作状態の電圧レベル（Ｖｃｃ）より高いレベルにする
アドレス信号レベル制御回路３、並びにドレインを第２
のトランジスタＱ５のドレインと接続しソースを電源（
Ｖｃｃ）に接続しゲートに検出信号ＳＤを入力してこの
検出信号ＳＤが能動レベルのときオンとなる第３のトラ
ンジスタＱ５を含み、検出信号ＳＤが能動レベルのとき
メモリセルアレイの不良のメモリセルのアドレスに従っ
て切断する冗長メモリ選択回路１のヒューズ（Ｆ１〜Ｆ
４）に通常の動作状態より高い電圧及び大電流を供給す
るヒューズ切断手段とを設けた点にある。
【００１１】次にこの実施例の動作について説明する。
図２（Ａ），（Ｂ）はそれぞれこの実施例のヒューズが
切断されていないときの通常動作及びヒューズ切断動作
を説明するための各部信号の波形図である。
切断されていないときの通常動作及びヒューズ切断動作
を説明するための各部信号の波形図である。
【００１２】通常の動作状態では、図２（Ａ）に示すよ
うに、書込み信号ＷＥと読出し信号ＲＥとが同時に能動
レベル（高レベル）になることはないので、検出信号Ｓ
Ｄが常に高レベルの非能動レベルになっている。従って
トランジスタＱ６はオフ、アドレス信号レベル制御回路
３からは高レベルが電源電圧Ｖｃｃと同一の内部アドレ
ス信号ＩＡ１，ＩＡ１ｂ，ＩＡ２，ＩＡ２ｂが出力され
、例えばアドレス信号Ａ１，Ａ２が（０１）の場合、ヒ
ューズＦ２，Ｆ３に流れる電流は小さい。なおＣＳは、
この半導体メモリを活性化させるチップ選択信号である
。
うに、書込み信号ＷＥと読出し信号ＲＥとが同時に能動
レベル（高レベル）になることはないので、検出信号Ｓ
Ｄが常に高レベルの非能動レベルになっている。従って
トランジスタＱ６はオフ、アドレス信号レベル制御回路
３からは高レベルが電源電圧Ｖｃｃと同一の内部アドレ
ス信号ＩＡ１，ＩＡ１ｂ，ＩＡ２，ＩＡ２ｂが出力され
、例えばアドレス信号Ａ１，Ａ２が（０１）の場合、ヒ
ューズＦ２，Ｆ３に流れる電流は小さい。なおＣＳは、
この半導体メモリを活性化させるチップ選択信号である
。
【００１３】アドレス信号Ａ１，Ａ２が（０１）のアド
レスのメモリセルが不良で、このアドレスと対応するヒ
ューズを切断する場合は、外部から、アドレス信号Ａ１
，Ａ２として（０，１）を入力すると共に、同時に能動
レベルとなる書込み信号ＷＥ及び読出し信号ＲＥを入力
する。
レスのメモリセルが不良で、このアドレスと対応するヒ
ューズを切断する場合は、外部から、アドレス信号Ａ１
，Ａ２として（０，１）を入力すると共に、同時に能動
レベルとなる書込み信号ＷＥ及び読出し信号ＲＥを入力
する。
【００１４】アドレス信号Ａ１，Ａ２が（０，１）であ
るので、アドレス信号Ａ１，Ａ１ｂ，Ａ２，Ａ２ｂは（
０，１，１，０）、これにより内部アドレス信号ＩＡ１
，ＩＡ１ｂ，ＩＡ２，ＩＡ２ｂも（０，１，１，０）と
なり、トランジスタＱ２，Ｑ３がオンとなる。
るので、アドレス信号Ａ１，Ａ１ｂ，Ａ２，Ａ２ｂは（
０，１，１，０）、これにより内部アドレス信号ＩＡ１
，ＩＡ１ｂ，ＩＡ２，ＩＡ２ｂも（０，１，１，０）と
なり、トランジスタＱ２，Ｑ３がオンとなる。
【００１５】ここで、書込み信号ＷＥ及び読出し信号Ｒ
Ｅが同時に能動であるので、検出信号ＳＤが低レベルの
能動レベルとなり、これにより内部アドレス信号ＩＡ１
ｂ，ＩＡ２の電圧レベルが、今まで電源電圧Ｖｃｃであ
ったものが電源電圧Ｖｃｃより高い電圧レベルとなる。 これによりトランジスタＱ２，Ｑ３のオン抵抗が低下す
る。これと同時にトランジスタＱ６が検出信号ＳＤによ
りオンとなるので、ヒューズＦ２，Ｆ３に印加される電
圧及びこれらに流れる電流Ｉ２，Ｉ３は、電源（Ｖｃｃ
）から、トランジスタＱ５，Ｑ６の並列回路、及びオン
抵抗が低くなったトランジスタＱ２，Ｑ３により供給さ
れ、その値は通常よりはるかに大きくなり、ヒューズＦ
２，Ｆ３が確実に熔断する。
Ｅが同時に能動であるので、検出信号ＳＤが低レベルの
能動レベルとなり、これにより内部アドレス信号ＩＡ１
ｂ，ＩＡ２の電圧レベルが、今まで電源電圧Ｖｃｃであ
ったものが電源電圧Ｖｃｃより高い電圧レベルとなる。 これによりトランジスタＱ２，Ｑ３のオン抵抗が低下す
る。これと同時にトランジスタＱ６が検出信号ＳＤによ
りオンとなるので、ヒューズＦ２，Ｆ３に印加される電
圧及びこれらに流れる電流Ｉ２，Ｉ３は、電源（Ｖｃｃ
）から、トランジスタＱ５，Ｑ６の並列回路、及びオン
抵抗が低くなったトランジスタＱ２，Ｑ３により供給さ
れ、その値は通常よりはるかに大きくなり、ヒューズＦ
２，Ｆ３が確実に熔断する。
【００１６】なお、通常動作時及びヒューズ切断時のヒ
ューズＦ１〜Ｆ４に印加される電圧及びこれらに流れる
電流の値は、トランジスタＱ１〜Ｑ６のサイズにより決
定され、この差を大きくすることにより切断状態をより
確実にし、かつ安定した状態に保つことができる。
ューズＦ１〜Ｆ４に印加される電圧及びこれらに流れる
電流の値は、トランジスタＱ１〜Ｑ６のサイズにより決
定され、この差を大きくすることにより切断状態をより
確実にし、かつ安定した状態に保つことができる。
【００１７】次に、アドレス信号レベル制御回路３の具
体的な回路例を図３に示す。
体的な回路例を図３に示す。
【００１８】図３に示された基本回路３１は、アドレス
信号Ａ１，Ａ２に対する回路であり、アドレス信号Ａ１
ｂ，Ａ２ｂに対する基本回路は、インバータＩＶ１，Ｉ
Ｖ２の間にもう１つのインバータを挿入した回路となる
。
信号Ａ１，Ａ２に対する回路であり、アドレス信号Ａ１
ｂ，Ａ２ｂに対する基本回路は、インバータＩＶ１，Ｉ
Ｖ２の間にもう１つのインバータを挿入した回路となる
。
【００１９】この基本回路３１は、“１”レベルのアド
レス信号Ａｋにより内部アドレス信号ＩＡｋが電源電圧
Ｖｃｃになっているところへ、能動レベル（“１”）の
検出信号ＳＤが入力されると、インバータＩＶ３〜ＩＶ
５，トランジスタＱ８，Ｑ９、及びコンデンサＣ１によ
るチャージアップ回路で内部アドレス信号ＩＡｋを電源
電圧Ｖｃｃより高い電圧にするものである。
レス信号Ａｋにより内部アドレス信号ＩＡｋが電源電圧
Ｖｃｃになっているところへ、能動レベル（“１”）の
検出信号ＳＤが入力されると、インバータＩＶ３〜ＩＶ
５，トランジスタＱ８，Ｑ９、及びコンデンサＣ１によ
るチャージアップ回路で内部アドレス信号ＩＡｋを電源
電圧Ｖｃｃより高い電圧にするものである。
【００２０】このように、本発明においては、ヒューズ
の切断を確実に行い、かつ安定に保つことができ、しか
も最終製品段階で外部からヒューズの切断が可能である
。
の切断を確実に行い、かつ安定に保つことができ、しか
も最終製品段階で外部からヒューズの切断が可能である
。
【００２１】
【発明の効果】以上説明したように本発明は、外部から
の制御信号が通常の動作状態では存在しない状態である
ことを検出して能動レベルの検出信号を出力する動作状
態検出回路を設け、この検出信号が能動レベルのとき冗
長メモリ選択回路の所定のヒューズに、通常の動作状態
より高い電圧及び電流を供給しこのヒューズを切断する
ヒューズ切断手段を設けた構成とすることにより、切断
すべきヒューズを確実に切断すると共に安定に保つこと
ができ、かつ最終製品段階でも外部から操作してヒュー
ズの切断ができ、製品の歩留りを向上させることができ
る効果がある。
の制御信号が通常の動作状態では存在しない状態である
ことを検出して能動レベルの検出信号を出力する動作状
態検出回路を設け、この検出信号が能動レベルのとき冗
長メモリ選択回路の所定のヒューズに、通常の動作状態
より高い電圧及び電流を供給しこのヒューズを切断する
ヒューズ切断手段を設けた構成とすることにより、切断
すべきヒューズを確実に切断すると共に安定に保つこと
ができ、かつ最終製品段階でも外部から操作してヒュー
ズの切断ができ、製品の歩留りを向上させることができ
る効果がある。
【図１】本発明の一実施例の主要部の回路図である。
【図２】図１に示された実施例の動作を説明するための
各部信号の波形図である。
各部信号の波形図である。
【図３】図１に示された実施例のアドレス信号レベル制
御回路の基本回路の具体例を示す回路図である。
御回路の基本回路の具体例を示す回路図である。
【図４】従来の半導体メモリの一例の主要部の回路図で
ある。
ある。
１ 冗長メモリ選択回路
２ 動作状態検出回路
３ アドレス信号レベル制御回路３１ 基
本回路 Ｃ１ コンデンサ Ｆ１〜Ｆ４ ヒューズ ＩＶ１〜ＩＶ５ インバータ Ｑ１〜Ｑ８ トランジスタ
本回路 Ｃ１ コンデンサ Ｆ１〜Ｆ４ ヒューズ ＩＶ１〜ＩＶ５ インバータ Ｑ１〜Ｑ８ トランジスタ
Claims (2)
- 【請求項１】 複数のメモリセルを備え外部からのア
ドレス信号により指定されアドレスに対しデータの書込
み，読出しを行うメモリセルアレイと、このメモリセル
アレイに不良のメモリセルが存在するときこの不良のメ
モリセルに代ってデータの書込み，読出しを行う冗長メ
モリセルアレイと、前記アドレス信号の各ビットとそれ
ぞれ対応する複数のヒューズを備え前記メモリセルアレ
イに不良のメモリセルが存在するとき、この不良のメモ
リセルのアドレスに従って前記複数のヒューズのうちの
所定のヒューズを切断し、前記アドレス信号が前記メモ
リセルアレイの正常のメモリセルのアドレスを指定する
ときは前記メモリセルアレイを動作状態，前記冗長メモ
リセルアレイを非動作状態とし、前記アドレス信号が前
記メモリセルアレイの不良のメモリセルのアドレスを指
定するときは前記メモリセルアレイを非動作状態，前記
冗長メモリセルアレイを動作状態とするメモリ選択信号
を発生する冗長メモリ選択回路と、外部から入力される
複数の制御信号に従って前記メモリセルアレイ，冗長メ
モリセルアレイ，及び冗長メモリ選択回路を含む各部の
動作を制御する制御回路とを有する半導体メモリにおい
て、前記複数の制御信号のうちの特定のものが通常の動
作状態では存在しない状態であることを検出して能動レ
ベルの検出信号を出力する動作状態検出回路と、前記検
出信号が能動レベルのとき前記メモリセルアレイの不良
のメモリセルのアドレスに従って切断する前記冗長メモ
リ選択回路のヒューズに通常の動作状態より高い電圧及
び大電流を供給するヒューズ切断手段とを設けたことを
特徴とする半導体メモリ。 - 【請求項２】 冗長メモリ選択回路が、ゲートに内部
アドレス信号の各ビットの真補の信号をそれぞれ対応し
て入力する複数の第１のトランジスタと、一端をこれら
各第１のトランジスタのドレインとそれぞれ対応して接
続する複数のヒューズと、ドレインをこれらヒューズの
他端と共通接続しソースを電源に接続する第２のトラン
ジスタとを備えこの第２のトランジスタのドレインから
メモリ選択信号を出力する回路で構成され、ヒューズ切
断手段が外部からのアドレス信号と検出信号とを入力し
、前記検出信号が非能動レベルのときは通常の動作状態
の電圧レベルの前記内部アドレス信号を出力し、前記検
出信号が能動レベルのときは前記メモリセルアレイの不
良のメモリセルのアドレスに応じて前記内部アドレス信
号のうちの所定のビットの信号の電圧レベルを前記通常
の動作状態の電圧レベルより高いレベルにするアドレス
信号レベル制御回路と、ドレインを前記第２のトランジ
スタのドレインと接続しソースを前記電源に接続しゲー
トに前記検出信号を入力してこの検出信号が能動レベル
のときオンとなる第３のトランジスタとを含んで構成さ
れる請求項１記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3092508A JPH04324198A (ja) | 1991-04-24 | 1991-04-24 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3092508A JPH04324198A (ja) | 1991-04-24 | 1991-04-24 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04324198A true JPH04324198A (ja) | 1992-11-13 |
Family
ID=14056256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3092508A Pending JPH04324198A (ja) | 1991-04-24 | 1991-04-24 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04324198A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100363327B1 (ko) * | 2000-03-23 | 2002-11-30 | 삼성전자 주식회사 | 퓨즈 회로 및 그것의 프로그램 상태 검출 방법 |
-
1991
- 1991-04-24 JP JP3092508A patent/JPH04324198A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100363327B1 (ko) * | 2000-03-23 | 2002-11-30 | 삼성전자 주식회사 | 퓨즈 회로 및 그것의 프로그램 상태 검출 방법 |
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