JPH04317333A - 半導体ウェハ及びその製造方法 - Google Patents
半導体ウェハ及びその製造方法Info
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- JPH04317333A JPH04317333A JP11112191A JP11112191A JPH04317333A JP H04317333 A JPH04317333 A JP H04317333A JP 11112191 A JP11112191 A JP 11112191A JP 11112191 A JP11112191 A JP 11112191A JP H04317333 A JPH04317333 A JP H04317333A
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Landscapes
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体ウェハ及びその製
造方法に関する。
造方法に関する。
【０００２】
【従来の技術】ＩＣやＬＳＩのような半導体装置を実装
する際、通常、半導体装置の金属配線に、バンプと呼ば
れる突起電極を形成する。このバンプは、はんだや金な
どのバンプ形成材料を電解めっき法によって例えばシリ
コンウェハの素子形成面の所望の位置にデポジットする
ことにより形成される。１枚のシリコンウェハ当たりの
バンプ形成個数は５００００個以上にのぼることが多い
。
する際、通常、半導体装置の金属配線に、バンプと呼ば
れる突起電極を形成する。このバンプは、はんだや金な
どのバンプ形成材料を電解めっき法によって例えばシリ
コンウェハの素子形成面の所望の位置にデポジットする
ことにより形成される。１枚のシリコンウェハ当たりの
バンプ形成個数は５００００個以上にのぼることが多い
。
【０００３】上記のようにバンプを電解めっき法によっ
て形成するためには、電源、シリコンウェハの素子形成
面（めっき被着部）、電解液及び対向電極からなる電流
の閉回路を構成する必要がある。従来は、各種半導体素
子を形成したシリコンウェハの素子形成面の全面に薄い
導電膜を形成し、この導電膜の所定位置をマスクした後
、シリコンウェハを電解液に浸漬し、シリコンウェハの
一端部から上記導電膜に電流を流して、マスクされてい
ない箇所の導電膜上にバンプ形成材料を被着させていた
。
て形成するためには、電源、シリコンウェハの素子形成
面（めっき被着部）、電解液及び対向電極からなる電流
の閉回路を構成する必要がある。従来は、各種半導体素
子を形成したシリコンウェハの素子形成面の全面に薄い
導電膜を形成し、この導電膜の所定位置をマスクした後
、シリコンウェハを電解液に浸漬し、シリコンウェハの
一端部から上記導電膜に電流を流して、マスクされてい
ない箇所の導電膜上にバンプ形成材料を被着させていた
。
【０００４】
【発明が解決しようとする課題】しかしながら、種々の
半導体素子を形成したシリコンウェハの素子形成面は平
坦ではなく、特に、シリコンウェハを各チップに切断し
て分割するためのスクライブ線の付近には比較的大きな
段差が存在する。このため、シリコンウェハの素子形成
面の全面に上記のような薄い導電膜を形成すると、この
導電膜が段差の大きい部分で段切れを起こして断線した
り、平坦性が悪いために導電膜の成膜性の悪い部分で抵
抗が高くなったりして、ウェハ全体に均一に充分なめっ
き電流が流れないことがあった。
半導体素子を形成したシリコンウェハの素子形成面は平
坦ではなく、特に、シリコンウェハを各チップに切断し
て分割するためのスクライブ線の付近には比較的大きな
段差が存在する。このため、シリコンウェハの素子形成
面の全面に上記のような薄い導電膜を形成すると、この
導電膜が段差の大きい部分で段切れを起こして断線した
り、平坦性が悪いために導電膜の成膜性の悪い部分で抵
抗が高くなったりして、ウェハ全体に均一に充分なめっ
き電流が流れないことがあった。
【０００５】このため、バンプ形成位置に一様にバンプ
形成材料が被着せず、その結果、同一チップ内は勿論、
同一ウェハ内においてさえ、場所によって形成されるバ
ンプの突出高さにばらつきを生じ、後に、ギャングボン
ディング等によりボンディングを機械的に行う時に接続
不良を生じる原因となっていた。
形成材料が被着せず、その結果、同一チップ内は勿論、
同一ウェハ内においてさえ、場所によって形成されるバ
ンプの突出高さにばらつきを生じ、後に、ギャングボン
ディング等によりボンディングを機械的に行う時に接続
不良を生じる原因となっていた。
【０００６】一方、上述の導電膜の膜厚を厚くすると、
後に、この導電膜の不要部分を除去するためのエッチン
グ時間が長くなるという不都合があった。
後に、この導電膜の不要部分を除去するためのエッチン
グ時間が長くなるという不都合があった。
【０００７】そこで、本発明の第１の目的は、電解めっ
き法によって半導体ウェハの素子形成面にできるだけ均
一にバンプ等を形成することができる半導体ウェハ及び
その製造方法を提供することである。
き法によって半導体ウェハの素子形成面にできるだけ均
一にバンプ等を形成することができる半導体ウェハ及び
その製造方法を提供することである。
【０００８】また、本発明の第２の目的は、必ずしも半
導体ウェハの素子形成面の全面に導電膜を形成する必要
なく、この半導体ウェハの素子形成面に電解めっき法に
よってバンプ等を形成することができる半導体ウェハ及
びその製造方法を提供することである。
導体ウェハの素子形成面の全面に導電膜を形成する必要
なく、この半導体ウェハの素子形成面に電解めっき法に
よってバンプ等を形成することができる半導体ウェハ及
びその製造方法を提供することである。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、半導体ウェハの所定位置に、この半導
体ウェハの素子形成面（表面）と裏面とを結ぶ線状の低
抵抗部を形成している。
に、本発明では、半導体ウェハの所定位置に、この半導
体ウェハの素子形成面（表面）と裏面とを結ぶ線状の低
抵抗部を形成している。
【００１０】また、本発明の半導体ウェハの製造方法に
おいては、半導体ウェハの一方の面の所定位置に金属粒
子を付着させ、この状態で上記半導体ウェハの表裏面間
に所定の温度勾配をつけて上記半導体ウェハを熱処理す
ることにより、上記半導体ウェハの上記所定位置の表裏
面間に線状の低抵抗部を形成する。
おいては、半導体ウェハの一方の面の所定位置に金属粒
子を付着させ、この状態で上記半導体ウェハの表裏面間
に所定の温度勾配をつけて上記半導体ウェハを熱処理す
ることにより、上記半導体ウェハの上記所定位置の表裏
面間に線状の低抵抗部を形成する。
【００１１】
【作用】本発明においては、半導体ウェハの所定位置に
、この半導体ウェハの素子形成面（表面）と裏面とを結
ぶ線状の低抵抗部を形成している。従って、例えば、バ
ンプ形成のための電解めっきを行う際には、外部接続用
の端部電極を含む導電膜を半導体ウェハの平坦な裏面側
に形成し、この裏面側の導電膜から上記低抵抗部を通じ
て素子形成面の必要箇所にウェハ面全域にわたって均一
なめっき電流を流すことができる。このため、半導体ウ
ェハの素子形成面には必要最小限の範囲で導電膜を形成
すれば良い。このようにして得られるウェハ面（又はチ
ップ面）全域にわたる均一なめっき電流により、導電膜
の断線や高抵抗化等による不均一なめっき形成を殆どな
くすことができる。
、この半導体ウェハの素子形成面（表面）と裏面とを結
ぶ線状の低抵抗部を形成している。従って、例えば、バ
ンプ形成のための電解めっきを行う際には、外部接続用
の端部電極を含む導電膜を半導体ウェハの平坦な裏面側
に形成し、この裏面側の導電膜から上記低抵抗部を通じ
て素子形成面の必要箇所にウェハ面全域にわたって均一
なめっき電流を流すことができる。このため、半導体ウ
ェハの素子形成面には必要最小限の範囲で導電膜を形成
すれば良い。このようにして得られるウェハ面（又はチ
ップ面）全域にわたる均一なめっき電流により、導電膜
の断線や高抵抗化等による不均一なめっき形成を殆どな
くすことができる。
【００１２】
【実施例】以下、本発明を実施例につき図面を参照して
説明する。
説明する。
【００１３】図１は、シリコンウェハ１に線状の低抵抗
部３を形成する方法を説明するための断面図である。
部３を形成する方法を説明するための断面図である。
【００１４】まず、各種半導体素子を形成するプロセス
に供する前のｎ型シリコンウェハ１の一方の面の所定位
置に５０μｍφ程度のアルミニウムの粒子２を付着させ
る。このアルミニウム粒子２の所定位置への付着は、ま
ず、シリコンウェハ１の一方の面にアルミニウムの薄膜
を形成し、これを微細加工技術によってパターニングす
ることにより、精度良く行うことができる。なお、アル
ミニウム粒子２は、シリコンウェハ１の素子形成予定面
又は裏面のどちらの面に付着させても良い。
に供する前のｎ型シリコンウェハ１の一方の面の所定位
置に５０μｍφ程度のアルミニウムの粒子２を付着させ
る。このアルミニウム粒子２の所定位置への付着は、ま
ず、シリコンウェハ１の一方の面にアルミニウムの薄膜
を形成し、これを微細加工技術によってパターニングす
ることにより、精度良く行うことができる。なお、アル
ミニウム粒子２は、シリコンウェハ１の素子形成予定面
又は裏面のどちらの面に付着させても良い。
【００１５】次に、この状態で、シリコンウェハ１を約
１１００℃の温度で熱処理する。この時、シリコンウェ
ハ１の厚み方向に５０℃／ｃｍ程度の温度勾配（例えば
、ウェハの厚みが６００μｍの場合、約３．０℃の温度
差）をつけるようにする。本実施例では、アルミニウム
粒子２を付着させた側を低温側とする。この熱処理によ
り、アルミニウムがシリコンウェハ１内に溶解し、アル
ミニウムとシリコンとが合金化して、図１に示すような
１０Ω程度の線状の低抵抗部３がシリコンウェハ１内に
形成される。この方法によれば、アルミニウムはシリコ
ンウェハ１の横方向へは殆ど拡散せず、従って、細いワ
イヤ状の高密度のＡｌ／Ｓｉ合金の低抵抗部３が形成さ
れる。実際、この方法により、約４００μｍの長さのＡ
ｌ／Ｓｉ合金ワイヤを形成したところ、約８Ωの低抵抗
で、且つ、横方向への拡散の大きさは２μｍ程度以下で
あった。
１１００℃の温度で熱処理する。この時、シリコンウェ
ハ１の厚み方向に５０℃／ｃｍ程度の温度勾配（例えば
、ウェハの厚みが６００μｍの場合、約３．０℃の温度
差）をつけるようにする。本実施例では、アルミニウム
粒子２を付着させた側を低温側とする。この熱処理によ
り、アルミニウムがシリコンウェハ１内に溶解し、アル
ミニウムとシリコンとが合金化して、図１に示すような
１０Ω程度の線状の低抵抗部３がシリコンウェハ１内に
形成される。この方法によれば、アルミニウムはシリコ
ンウェハ１の横方向へは殆ど拡散せず、従って、細いワ
イヤ状の高密度のＡｌ／Ｓｉ合金の低抵抗部３が形成さ
れる。実際、この方法により、約４００μｍの長さのＡ
ｌ／Ｓｉ合金ワイヤを形成したところ、約８Ωの低抵抗
で、且つ、横方向への拡散の大きさは２μｍ程度以下で
あった。
【００１６】図２は、上述した低抵抗部３を形成する位
置の例を示すシリコンウェハ１の概略平面図である。
置の例を示すシリコンウェハ１の概略平面図である。
【００１７】図中、４は、後に形成されるスクライブ線
の位置を示す。このスクライブ線４で囲まれた部分が１
つの半導体チップである。半導体チップの中央部分には
各種の半導体素子が形成されるので、図示の如く、低抵
抗部３はできるだけスクライブ線４の近くに形成するの
が好ましい。なお、低抵抗部３の配置や個数はこの例に
限られるものではない。また、図では１つの半導体チッ
プについての低抵抗部３しか示していないが、他の半導
体チップにも同様に低抵抗部３が形成されている。
の位置を示す。このスクライブ線４で囲まれた部分が１
つの半導体チップである。半導体チップの中央部分には
各種の半導体素子が形成されるので、図示の如く、低抵
抗部３はできるだけスクライブ線４の近くに形成するの
が好ましい。なお、低抵抗部３の配置や個数はこの例に
限られるものではない。また、図では１つの半導体チッ
プについての低抵抗部３しか示していないが、他の半導
体チップにも同様に低抵抗部３が形成されている。
【００１８】以上のようにして、シリコンウェハ１の所
定位置に所定の数の低抵抗部３を予め形成した後、シリ
コンウェハ１に各種半導体素子を形成する。
定位置に所定の数の低抵抗部３を予め形成した後、シリ
コンウェハ１に各種半導体素子を形成する。
【００１９】図３は、本実施例のシリコンウェハ１に電
解めっきを行う場合を示す概略図である。
解めっきを行う場合を示す概略図である。
【００２０】例えば既述したバンプを形成するために電
解めっきを行う場合には、シリコンウェハ１の裏面に、
外部接続用の端部電極を含む導電膜５を形成する。この
導電膜５は、シリコンウェハ１の裏面の全面に形成して
も良く、或いは、各低抵抗部３を接続するために必要な
配線パターンにのみ形成しても良い。シリコンウェハ１
の素子形成面側には、低抵抗部３に接続された導電膜６
を形成する。この素子形成面側の導電膜６は、バンプを
形成する箇所を含んでさえいれば、いくらでも小さく形
成することができる。特に、この素子形成面側の導電膜
６を、段差の大きいスクライブ線４（図２参照）の部分
を避けて各半導体チップの内側部分にのみ形成すると、
導電膜６が、段差の大きいスクライブ線４の部分で段切
れを起こすことがない。勿論、この素子形成面側の導電
膜６をシリコンウェハ１の素子形成面の全面に形成する
こともできる。そして、その場合に、この素子形成面側
の導電膜６がスクライブ線４の部分で段切れを起こした
としても、各半導体チップの内側の導電膜６の部分は各
半導体チップの内側の低抵抗部３に接続されているので
、その導電膜６の部分にやはり均一に充分な電流を流す
ことができる。
解めっきを行う場合には、シリコンウェハ１の裏面に、
外部接続用の端部電極を含む導電膜５を形成する。この
導電膜５は、シリコンウェハ１の裏面の全面に形成して
も良く、或いは、各低抵抗部３を接続するために必要な
配線パターンにのみ形成しても良い。シリコンウェハ１
の素子形成面側には、低抵抗部３に接続された導電膜６
を形成する。この素子形成面側の導電膜６は、バンプを
形成する箇所を含んでさえいれば、いくらでも小さく形
成することができる。特に、この素子形成面側の導電膜
６を、段差の大きいスクライブ線４（図２参照）の部分
を避けて各半導体チップの内側部分にのみ形成すると、
導電膜６が、段差の大きいスクライブ線４の部分で段切
れを起こすことがない。勿論、この素子形成面側の導電
膜６をシリコンウェハ１の素子形成面の全面に形成する
こともできる。そして、その場合に、この素子形成面側
の導電膜６がスクライブ線４の部分で段切れを起こした
としても、各半導体チップの内側の導電膜６の部分は各
半導体チップの内側の低抵抗部３に接続されているので
、その導電膜６の部分にやはり均一に充分な電流を流す
ことができる。
【００２１】このように構成することによって、電源７
、シリコンウェハ１の裏面側の導電膜５、低抵抗部３、
シリコンウェハ１の素子形成面側の導電膜６、電解液８
及び対向電極９からなる電流の閉回路を構成することが
できる。そして、電源７との接続は、シリコンウェハ１
の裏面側の導電膜５を通じて簡便に行うことができる。
、シリコンウェハ１の裏面側の導電膜５、低抵抗部３、
シリコンウェハ１の素子形成面側の導電膜６、電解液８
及び対向電極９からなる電流の閉回路を構成することが
できる。そして、電源７との接続は、シリコンウェハ１
の裏面側の導電膜５を通じて簡便に行うことができる。
【００２２】
【発明の効果】本発明によれば、半導体ウェハの素子形
成面に電解めっきを行うような場合、めっき被着部に均
一且つ充分なめっき電流を流すことができる。また、半
導体ウェハの素子形成面の平坦性の特に悪い部分に導電
膜を形成しなくても、この半導体ウェハの素子形成面に
電解めっきを行うことが可能になる。
成面に電解めっきを行うような場合、めっき被着部に均
一且つ充分なめっき電流を流すことができる。また、半
導体ウェハの素子形成面の平坦性の特に悪い部分に導電
膜を形成しなくても、この半導体ウェハの素子形成面に
電解めっきを行うことが可能になる。
【図１】シリコンウェハに低抵抗部を形成する方法を説
明するための断面図である。
明するための断面図である。
【図２】低抵抗部を形成する位置を説明するためのシリ
コンウェハの概略平面図である。
コンウェハの概略平面図である。
【図３】電解めっきの方法を説明するための概略図であ
る。
る。
１ シリコンウェハ
２ アルミニウム粒子
３ 低抵抗部
４ スクライブ線
５ 導電膜
６ 導電膜
７ 電源
８ 電解液
９ 対向電極
Claims (2)
- 【請求項１】 半導体ウェハの所定位置に、この半導
体ウェハの素子形成面と裏面とを結ぶ線状の低抵抗部が
形成されていることを特徴とする半導体ウェハ。 - 【請求項２】 半導体ウェハの一方の面の所定位置に
金属粒子を付着させ、この状態で上記半導体ウェハの表
裏面間に所定の温度勾配をつけて上記半導体ウェハを熱
処理することにより、上記半導体ウェハの上記所定位置
の表裏面間に線状の低抵抗部を形成することを特徴とす
る半導体ウェハの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11112191A JPH04317333A (ja) | 1991-04-16 | 1991-04-16 | 半導体ウェハ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11112191A JPH04317333A (ja) | 1991-04-16 | 1991-04-16 | 半導体ウェハ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04317333A true JPH04317333A (ja) | 1992-11-09 |
Family
ID=14552967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11112191A Withdrawn JPH04317333A (ja) | 1991-04-16 | 1991-04-16 | 半導体ウェハ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04317333A (ja) |
-
1991
- 1991-04-16 JP JP11112191A patent/JPH04317333A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |