JPH04317214A

JPH04317214A - 半導体装置

Info

Publication number: JPH04317214A
Application number: JP8516791A
Authority: JP
Inventors: Tsunehiro Koyama; 恒弘小山
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-04-17
Filing date: 1991-04-17
Publication date: 1992-11-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置に関し、
特にアナログ−ディジタル（ＡＤ）コンバータに使用さ
れるチョッパ型コンパレータに関するものである。

【０００２】

【従来の技術】図５は、例えばアイ・イー・イー・イー
　　ジャーナル　　オブ　　ソリッドステート　　サー
キット　　ＳＣ２１巻　　６号　　１９８６年１２月　
　９７６頁〜９８２頁（ＩＥＥＥ　ＪＯＵＲＮＡＬ　Ｏ
Ｆ　ＳＯＬＩＤＳＴＡＴＥ　ＣＩＲＣＵＩＴＳ，　ＶＯ
Ｌ．　ＳＣ−２１，　ＮＯ．６，　ＤＥＣＥＭＢＥＲ　
１９８６，ｐｐ．９７６　〜９８２）に記載の従来のチ
ョッパ型コンパレータの結線図であり、比較基準電圧端
子１及び比較対象電圧端子２にそれぞれトランスミッシ
ョンゲート等からなる第１のスイッチ手段３及び第２の
スイッチ手段４の一端が接続されると共に、第１のスイ
ッチ手段３と第２のスイッチ手段４の他端が互いに接続
され、第１のスイッチ手段３の他端にコンデンサ５ａを
介してインバータ６ａの入力端子が接続され、インバー
タ６ａの入，出力端子間に第３のスイッチ手段７ａが設
けられ、これらコンデンサ５ａ，インバータ６ａ及び第
３のスイッチ手段７ａからなる回路と同様にコンデンサ
５ｂ，インバータ６ｂ，第３のスイッチ手段７ｂからな
る回路が直列に接続されて主回路部８が構成されており
、さらにインバータ６ｂの出力端子にインバータ９の入
力端子が接続され、インバータ９の出力端子が比較出力
端子１０に接続され、チョッパ型コンパレータが構成さ
れている。

【０００３】このとき、各スイッチ手段３，４，７ａ，
７ｂは図外のクロック発生手段によるクロックφ，φバ
ーによって制御され、第１のスイッチ手段３及び第３の
スイッチ手段７ａ，７ｂはクロックφにより、第２のス
イッチ手段４はこれと逆位相のクロックφバーによりオ
ン，オフされる。

【０００４】ところで、この種のコンパレータをＣＭＯ
Ｓで構成した場合、インバータ６ａ及び第３のスイッチ
手段７ａの構成は図６に示すようになり、ＰチャネルＭ
ＯＳトランジスタ１１とＮチャネルＭＯＳトランジスタ
１２が高電位電源端子１３と低電位電源端子１４との間
に設けられ、両ＭＯＳトランジスタ１１，１２のゲート
がインバータ６ａの入力端子ＩＮとして互いに接続され
ると共にドレインがインバータ６ａの出力端子ＯＵＴと
して互いに接続され、両ＭＯＳトランジスタ１１，１２
のゲートとドレインとの間に第３のスイッチ手段７ａが
接続されており、インバータ６ｂ及び第３のスイッチ手
段７ｂの場合も同様である。

【０００５】このとき、第３のスイッチ手段７ａがオン
すると、インバータ６ａの入，出力端子ＩＮ，ＯＵＴは
短絡されて同電位、即ちインバータ６ａのしきい値電圧
Ｖｔ　となり、ＭＯＳトランジスタ１１，１２は導通状
態となって電源電流が常時流れることになる。

【０００６】つぎに、図５に示すコンパレータの動作に
ついて説明する。

【０００７】いま、クロックφにより第１のスイッチ手
段３，第３のスイッチ手段７ａ，７ｂが図７（ａ）に示
すようにオンすると、第２のスイッチ手段４はクロック
φバーにより図７（ｂ）に示すようにオフ状態となり、
第１のスイッチ手段３，第３のスイッチ手段７ａ，７ｂ
のオンにより基準電圧Ｖｒ　が比較基準電圧端子１を通
じてコンデンサ５ａ，５ｂに供給されて充電され、オー
トバランス状態となり、図７（ｃ），（ｄ）にそれぞれ
示すように、コンデンサ５ａの一端及び他端であるノー
ドＡ，Ｂの電位がそれぞれＶｒ　，Ｖｔ１となる。

【０００８】ここで、Ｖｔ１はインバータ６ａのしきい
値電圧であり、後述するＶｔ２，　Ｖｔ３はそれぞれイ
ンバータ６ｂ，９のしきい値電圧である。

【０００９】そして、図７（ｅ），（ｆ）にそれぞれ示
すように、コンデンサ５ｂの一端及び他端であるノード
Ｃ，Ｄの電位はそれぞれＶｔ１，Ｖｔ２となり、図７（
ｇ）に示すように、インバータ６ｂの出力端子であるノ
ードＥの電位はＶｔ２となり、図７（ｈ）に示すように
、比較出力端子１０の電位はＶｔ３となる。

【００１０】つぎに、図７（ａ）に示すように、クロッ
クφにより第１のスイッチ手段３，第３のスイッチ手段
７ａ，７ｂがオフすると、図７（ｂ）に示すように、ク
ロックφバーにより第２のスイッチ手段４がオンしてサ
ンプリング状態となり、第２のスイッチ手段４のオンに
より対象電圧Ｖａ　が比較対象電圧端子２を通じてコン
デンサ５に供給され、このとき対象電圧Ｖａ　が基準電
圧Ｖｒ　よりも低いときには、図７（ｃ）に示すように
、ノードＡの電位がＶａ　となり、図７（ｄ）に示すよ
うに、ノードＢの電位がローレベル（以下Ｌという）と
なってインバータ６ａの出力がハイレベル（以下Ｈとい
う）となり、図７（ｅ）に示すように、ノードＣの電位
がＨとなる。

【００１１】さらに、図７（ｆ）に示すように、ノード
Ｄの電位もＨとなり、インバータ６ｂの出力がＬとなり
、図７（ｇ）に示すように、ノードＥの電位がＬとなり
、図７（ｈ）に示すように、比較出力端子１０の電位が
Ｈとなり、対象電圧Ｖａ　が基準電圧Ｖｒ　より低いと
きのコンパレータの出力はＨとなり、対象電圧Ｖａ　が
基準電圧Ｖｒ　より高いときには、上記の動作中の電位
の高低が逆となり、コンパレータの出力はＬとなる。

【００１２】

【発明が解決しようとする課題】従来の場合、オートバ
ランス状態においては、インバータ９を通じて大きな電
源電流が流れ、消費電力が増大し、また、オートバラン
ス状態からサンプリング状態への過渡期においては、イ
ンバータ６ｂとインバータ９のしきい値電圧の不整合や
、スイッチ変化時のクロックの誘導ノイズにより、図７
（ｇ），（ｈ）中の破線に示すように、インバータ６ｂ
，９の出力の状態が安定せず、インバータ９の出力の電
位がしきい値電圧Ｖｔ３を横切るたびに、高電位電源と
低電位電源との間に貫通電流が流れるという問題点があ
った。

【００１３】また、インバータ９の出力の不安定状態が
比較出力端子１０より後段の回路に伝達されると、後段
回路の状態も不安定となり、高，低電位電源間に多大な
貫通電流が流れるという問題点もあった。

【００１４】この発明は、上記のような問題点を解消す
るためになされたもので、オートバランス状態における
電源電流、消費電力の減少を図り、また、オートバラン
ス状態からサンプリング状態への過渡期においては、比
較出力端子から後段回路に安定して状態を伝達するよう
にし、ノイズの少ない半導体装置を提供できるようにす
ることを目的とする。

【００１５】

【課題を解決するための手段】この発明に係る半導体装
置は、一端がそれぞれ比較基準電圧端子及び比較対象電
圧端子に接続され他端が互いに接続された第１のスイッ
チ手段及び第２のスイッチ手段と、比較出力端子に接続
されたラッチ回路と、コンデンサ，インバータ及び該イ
ンバータの入，出力端子間に設けられた第３のスイッチ
手段からなる回路が前記第１，第２のスイッチ手段の他
端と前記ラッチ回路との間に１又は直列に２以上設けら
れてなる主回路部と、前記主回路部と前記ラッチ回路と
の間に設けられ前記第３のスイッチ手段がオフからオン
へ変化する直前に所定時間オンする第４のスイッチ手段
とを備えたことを特徴としている。

【００１６】

【作用】この発明においては、第３のスイッチ手段がオ
フ（サンプリング状態）からオン（オートバランス状態
）へ変化する直前に、所定時間第４のスイッチ手段がオ
ンするため、オートバランス状態では第４のスイッチ手
段がオフしてラッチ回路はラッチ状態にあり、従来のよ
うにオートバランス状態において電源電流が流れること
がなく、消費電力の低減が図れ、オートバランス状態か
らサンプリング状態への過渡期には、比較出力端子から
後段回路に安定してラッチ回路の出力状態の伝達が行わ
れ、しかもノイズの影響が抑制される。

【００１７】

【実施例】図１はこの発明に係る半導体装置の一実施例
の結線図である。

【００１８】図１において、図５と同一符号は同一また
は相当部分を示しており、図５と相違するのは、インバ
ータ９に代えてインバータ１５，１６からなるラッチ回
路１７の出力端子を比較出力端子１０に接続し、インバ
ータ６ａの出力端子とラッチ回路１７の入力端子との間
に、トランスミッションゲート等からなり第３のスイッ
チ手段７ａ，７ｂがオフからオンへ変化する直前に所定
時間オンする第４のスイッチ手段１８を設けたことであ
る。

【００１９】このとき、第４のスイッチ手段１８がオン
する時間はラッチ回路１７に比較結果であるインバータ
６ｂの出力を伝達するのに十分な時間に設定される。

【００２０】ところで、このように各スイッチ手段３，
４，７ａ，７ｂ，１８を制御するための回路の一例とし
て、図２に示すように１６進カウンタ１９を用いること
が考えられ、外部又は内部の発振回路２０からの発振出
力信号をカウンタ１９に入力し、１６分周したＱ４　及
びＱ４　バー出力をクロックφ，φバーとし、Ｑ４　出
力により第１のスイッチ手段３，第３のスイッチ手段７
ａ，７ｂを制御し、Ｑ４　バー出力により第２のスイッ
チ手段４を制御し、さらにカウンタ１９のＢＲ（ボロー
）出力により第４のスイッチ手段１８を制御する。

【００２１】ここで、図２に示す制御回路のタイムチャ
ートは図３に示すようになり、図２（ａ）に示す発振回
路２０の出力に対し、カウンタ１９のＱ１　，Ｑ２　，
Ｑ３　，Ｑ４　，ＢＲの各出力はそれぞれ図２（ｂ）〜
（ｆ）に示すようになる。

【００２２】つぎに、コンパレータの動作について説明
する。

【００２３】いま、クロックφにより第１のスイッチ手
段３，第３のスイッチ手段７ａ，７ｂが図４（ａ）に示
すようにオンすると、第２のスイッチ手段４はクロック
φバーによりオフ状態となり、第１のスイッチ手段３，
第３のスイッチ手段７ａ，７ｂのオンにより基準電圧Ｖ
ｒ　が比較基準電圧端子１を通じてコンデンサ５ａ，５
ｂに供給されて充電され、オートバランス状態になり、
図５の場合と同様に、図４（ｃ），（ｄ），（ｅ），（
ｆ），（ｇ）にそれぞれ示すように、ノードＡ，Ｂ，Ｃ
，Ｄ，Ｅの電位はそれぞれＶｒ　，Ｖｔ１，Ｖｔ１，　
Ｖｔ２，　Ｖｔ２となる。

【００２４】ただし、Ｖｔ１，　Ｖｔ２は、上記したよ
うにＣＭＯＳ構成のインバータ６ａ，６ｂのしきい値電
圧であり、後述するＶｔ４はインバータ１５のしきい値
電圧である。

【００２５】ところで、オートバランス状態では、図４
（ｂ）に示すように、第４のスイッチ手段１８はオフ状
態にあるため、図４（ｈ）に示すように、ラッチ回路１
７の入力端子であるノードＦの電位はＶｔ４となり、図
４（ｉ）に示すように、比較出力端子１０の電位はＨと
なり、ラッチ回路１７はラッチ状態を保持している。

【００２６】つぎに、図４（ａ）に示すように、クロッ
クφにより第１のスイッチ手段３，第３のスイッチ手段
７ａ，７ｂがオフすると、クロックφバーにより第２の
スイッチ手段４がオンしてサンプリング状態となり、第
２のスイッチ手段４のオンにより対象電圧Ｖａ　が比較
対象電圧端子２を通じてコンデンサ５に供給され、この
とき対象電圧Ｖａ　が基準電圧Ｖｒ　よりも低ければ、
図４（ｃ）〜（ｇ）にそれぞれ示すように、ノードＡ〜
Ｅの電位はそれぞれＶａ　，Ｌ，Ｈ，Ｈ，Ｌとなる。

【００２７】そして、サンプリング状態からオートバラ
ンス状態に移行する直前までは、図４（ｂ）に示すよう
に、第４のスイッチ手段１８はオフ状態にあるため、ラ
ッチ回路１７はラッチ状態にあるが、図４（ｂ）に示す
ように、クロックφ４　によって第４のスイッチ手段１
８がオンすると、オン状態の第４のスイッチ手段１８を
介してノードＦに比較結果であるノードＥの状態が伝わ
り、このときノードＥの電位がＬであるため、図４（ｈ
），（ｉ）にそれぞれ示すように、ノードＦ及び比較出
力端子１０の電位はそれぞれＬ，Ｈとなり、対象電圧Ｖ
ａ　が基準電圧Ｖｒ　より低いときのコンパレータの出
力はＨとなり、このＨ出力が比較出力端子１０の後段の
回路に伝達される。

【００２８】一方、対象電圧Ｖａ　が基準電圧Ｖｒ　よ
り高いときには、上記の動作中の電位の高低が逆となり
、コンパレータの出力はＬとなり、このＬ出力が比較出
力端子１０の後段の回路に伝達される。

【００２９】ところで、オートバランス状態においては
、第４のスイッチ手段１８はオフしているため、ラッチ
回路１７はラッチ状態にあり、電源電流は流れない。

【００３０】また、インバータ６ｂの出力がＬに安定し
たタイミングで第４のスイッチ手段１８をオン，オフす
るため、ラッチ回路１７のインバータ１５のゲートの電
位、即ちノードＦの電位が安定しており、確実にラッチ
回路１７の出力状態が後段に伝達され、従来のような貫
通電流が流れることはない。

【００３１】さらに、インバータ６ｂの出力がＬになる
過渡的な状態で第４のスイッチ手段１８がオンした場合
でも、第４のスイッチ手段１８がオフしているときのイ
ンバータ１４のゲートの電位は電源電圧と同等なレベル
で安定しており、図４（ｈ）中の破線のように第４のス
イッチ手段１８のオン時にノイズが入っても、ノイズレ
ベルがしきい値電圧に達しにくい。

【００３２】従って、サンプリング状態からオートバラ
ンス状態へ変化する直前に、インバータ６ｂの出力をラ
ッチ回路１７に伝達するのに十分な時間だけ第４のスイ
ッチ手段１８をオンするようにしたため、オートバラン
ス状態における電源電流，消費電力の減少を図ることが
でき、オートバランス状態からサンプリング状態への過
渡期においては、ラッチ回路１７の出力を比較結果とし
て比較出力端子１０の後段回路に安定した状態で伝達す
ることができる。

【００３３】また、従来のようなノイズによるインバー
タの出力の不安定を防止でき、ノイズの少ないチョッパ
型コンパレータを提供することができる。

【００３４】なお、上記実施例ではコンデンサ５ａ，イ
ンバータ６ａ及び第３のスイッチ手段７ａの回路と同様
の構成の回路を２段直列に接続して主回路部８を構成し
た場合について説明したが、１段又は直列に３段接続し
て主回路部８を構成してもよい。

【００３５】また、各スイッチ手段３，４，７ａ，７ｂ
の制御回路は、図２の構成に限定されるものではない。

【００３６】

【発明の効果】以上のように、この発明の半導体装置に
よれば、第３のスイッチ手段がオフ（サンプリング状態
）からオン（オートバランス状態）へ変化する直前に、
所定時間第４のスイッチ手段がオンするため、従来のよ
うにオートバランス状態において電源電流が流れること
がなく、消費電力の低減を図ることができ、オートバラ
ンス状態からサンプリング状態への過渡期に、ラッチ回
路の出力状態を比較出力端子から後段回路に安定して伝
達することができ、ノイズの影響を防止でき、チョッパ
型コンパレータとして好適である。

【図面の簡単な説明】

【図１】この発明の半導体装置の一実施例の結線図であ
る。

【図２】図１の一部にクロックを与える制御回路のブロ
ック構成図である。

【図３】図２の動作説明用の信号波形図である。

【図４】図１の動作説明用の信号波形図である。

【図５】従来の半導体装置の結線図である。

【図６】図５の一部の結線図である。

【図７】図５の動作説明用の信号波形図である。

【符号の説明】

１　　　　比較基準電圧端子２　　　　比較対象電圧端子３　　　　第１のスイッチ手段４　　　　第２のスイッチ手段５ａ，５ｂ　　　　コンデンサ６ａ，６ｂ　　　　インバータ７ａ，７ｂ　　　　第３のスイッチ手段８　　　　主回
路部１０　　　　比較出力端子１７　　　　ラッチ回路１８　　　　第４のスイッチ手段

Claims

【特許請求の範囲】

【請求項１】　　一端がそれぞれ比較基準電圧端子及び
比較対象電圧端子に接続され他端が互いに接続された第
１のスイッチ手段及び第２のスイッチ手段と、比較出力
端子に接続されたラッチ回路と、コンデンサ，インバー
タ及び該インバータの入，出力端子間に設けられた第３
のスイッチ手段からなる回路が前記第１，第２のスイッ
チ手段の他端と前記ラッチ回路との間に１又は直列に２
以上設けられてなる主回路部と、前記主回路部と前記ラ
ッチ回路との間に設けられ前記第３のスイッチ手段がオ
フからオンへ変化する直前に所定時間オンする第４のス
イッチ手段とを備えたことを特徴とする半導体装置。