JPH0431397A - 単結晶膜の形成方法 - Google Patents
単結晶膜の形成方法Info
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- JPH0431397A JPH0431397A JP13355090A JP13355090A JPH0431397A JP H0431397 A JPH0431397 A JP H0431397A JP 13355090 A JP13355090 A JP 13355090A JP 13355090 A JP13355090 A JP 13355090A JP H0431397 A JPH0431397 A JP H0431397A
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Landscapes
- Crystals, And After-Treatments Of Crystals (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、半導体デバイス等を形成するための半導体膜
およびその製造方法に関し、特に矩形の溝を利用して結
晶方位の揃った半導体膜を製造するグラフオエピタキシ
法の改良に関する。
およびその製造方法に関し、特に矩形の溝を利用して結
晶方位の揃った半導体膜を製造するグラフオエピタキシ
法の改良に関する。
［従来の技術］
従来から、ガラス基板等の非晶質基板上に結晶方位の揃
った半導体膜を形成する方法として、非晶質基板上に形
成した溝の形状を用いるグラフオエピタキシ法が知られ
ている。第２図にグラフオエピタキシ法で用いられる非
晶質基板と半導体膜を示す。非晶質基板は、非晶質基板
２の主要部表面に矩形の溝３をドライエツチング法等を
用いて作製したものである。
った半導体膜を形成する方法として、非晶質基板上に形
成した溝の形状を用いるグラフオエピタキシ法が知られ
ている。第２図にグラフオエピタキシ法で用いられる非
晶質基板と半導体膜を示す。非晶質基板は、非晶質基板
２の主要部表面に矩形の溝３をドライエツチング法等を
用いて作製したものである。
該基板上の半導体膜１をレーザーアニール、ゾーンメル
ティング等の方法で、結晶化させると、該基板の溝の形
状で決定される結晶方位を有する結晶が成長する。溝３
の形状として矩形を用いた場合には、基板面に平行な（
１００）面を持ち、溝方向に平行なく１００＞方向を持
った半導体膜が、溝３の角部４を結晶核としてグラフオ
エピタキシ法長することが知られている。 （例えばＡ
ｐｐｌ、 Ｐｈｙｓ、 Ｌｅｔｔ、 ３５． ７
１ （１９７９）、特開昭５８−１９０８９９） ［発明が解決しようとする課題］ 上記グラフオエピタキシ法においては、半導体膜を溶融
しているため、基板は高融点のものが必要となる。上記
グラフオエピタキシ法において通常用いられる５ｉｏ２
上に形成された溝では半導体膜が溶融するような温度で
は溝形状が崩れ、結晶方位の乱れを生じる。このことは
、高速動作の半導体デバイスの作製上、１つの問題点と
なっていた。
ティング等の方法で、結晶化させると、該基板の溝の形
状で決定される結晶方位を有する結晶が成長する。溝３
の形状として矩形を用いた場合には、基板面に平行な（
１００）面を持ち、溝方向に平行なく１００＞方向を持
った半導体膜が、溝３の角部４を結晶核としてグラフオ
エピタキシ法長することが知られている。 （例えばＡ
ｐｐｌ、 Ｐｈｙｓ、 Ｌｅｔｔ、 ３５． ７
１ （１９７９）、特開昭５８−１９０８９９） ［発明が解決しようとする課題］ 上記グラフオエピタキシ法においては、半導体膜を溶融
しているため、基板は高融点のものが必要となる。上記
グラフオエピタキシ法において通常用いられる５ｉｏ２
上に形成された溝では半導体膜が溶融するような温度で
は溝形状が崩れ、結晶方位の乱れを生じる。このことは
、高速動作の半導体デバイスの作製上、１つの問題点と
なっていた。
［課題を解決するための手段］
本発明は、前記課題を解決するためになされたものであ
って、矩形の溝を多数設けた非晶−質基板表面に堆積し
た被膜を、該矩形の溝の形状で決定される結晶方位を有
する単結晶に結晶化させる単結晶膜の形成方法において
、該単結晶化の前または途中の被膜に結晶成長速度を促
進する不純物を添加することを特徴とする単結晶膜の形
成方法であ る。
って、矩形の溝を多数設けた非晶−質基板表面に堆積し
た被膜を、該矩形の溝の形状で決定される結晶方位を有
する単結晶に結晶化させる単結晶膜の形成方法において
、該単結晶化の前または途中の被膜に結晶成長速度を促
進する不純物を添加することを特徴とする単結晶膜の形
成方法であ る。
第１図に本発明の単結晶膜の形成方法の概略を示す。結
晶成長速度を促進する不純物を十分添加された半導体膜
５（アモルファス）を溝付き非晶質基板６上に成膜する
（第１図ａ）。基板と同じ材質の非晶質膜を半導体膜の
上に成膜し、非晶質材料で半導体膜をはさむ形態を取る
。この半導体膜（多結晶）７を炉アニールにより固相成
長させる（第１図ｂ）。固相成長の温度を上げて行くと
、基板及び上面の非晶質膜との界面エネルギーの小さな
結晶が周囲の界面エネルギーの大きな結晶を取り込みな
がら選択的に成長する２次成長が起きる。溝の角部にお
いては溝底面と側壁面及び上面の非晶質膜との界面エネ
ルギーの和を最小にするように結晶方位が決定される（
第１図Ｃ）。したがって、溝角部での結晶間には方位の
一致がみられる。溝の間隔がこの時の結晶粒径に較べ小
さければ、得られる半導体１ＩＩ（単結晶）８は方位の
揃った結晶となる（第１図ｄ）。結晶成長速度を促進す
る不純物を十分添加された半導体膜では、この２次成長
が強調され、不純物を添加されていない半導体膜に較べ
低温でも２次成長が顕著にみられる。この過程は固相成
長であるので、通常のグラフオエピタキシ法に較べて低
温である。また、不純物の効果により、固相成長の温度
はさらに低くなり、溝形状の劣化の起きない条件でグラ
フ堵エピタキシ成長が行える。
晶成長速度を促進する不純物を十分添加された半導体膜
５（アモルファス）を溝付き非晶質基板６上に成膜する
（第１図ａ）。基板と同じ材質の非晶質膜を半導体膜の
上に成膜し、非晶質材料で半導体膜をはさむ形態を取る
。この半導体膜（多結晶）７を炉アニールにより固相成
長させる（第１図ｂ）。固相成長の温度を上げて行くと
、基板及び上面の非晶質膜との界面エネルギーの小さな
結晶が周囲の界面エネルギーの大きな結晶を取り込みな
がら選択的に成長する２次成長が起きる。溝の角部にお
いては溝底面と側壁面及び上面の非晶質膜との界面エネ
ルギーの和を最小にするように結晶方位が決定される（
第１図Ｃ）。したがって、溝角部での結晶間には方位の
一致がみられる。溝の間隔がこの時の結晶粒径に較べ小
さければ、得られる半導体１ＩＩ（単結晶）８は方位の
揃った結晶となる（第１図ｄ）。結晶成長速度を促進す
る不純物を十分添加された半導体膜では、この２次成長
が強調され、不純物を添加されていない半導体膜に較べ
低温でも２次成長が顕著にみられる。この過程は固相成
長であるので、通常のグラフオエピタキシ法に較べて低
温である。また、不純物の効果により、固相成長の温度
はさらに低くなり、溝形状の劣化の起きない条件でグラ
フ堵エピタキシ成長が行える。
半導体膜に添加する不純物としては、半導体膜の結晶性
や特性に悪影響をおよぼさないものであれば使用でき、
８１半導体の場合にはＰ、Ａｓ等が例示できる。
や特性に悪影響をおよぼさないものであれば使用でき、
８１半導体の場合にはＰ、Ａｓ等が例示できる。
不純物を添加する方法としては、イオン注入法、熱拡散
、成膜時の添加等の方法が例示できる。
、成膜時の添加等の方法が例示できる。
本発明に使用できる非晶質基板としては、グラフ堵エピ
タキシ成長の面から、幅０．０１〜１μｍ１ 深さ３
ｎｍ〜１μｍの溝を０４０１〜１μｍの間隔で設けてお
くことが望ましい。また、基板の形状としては矩形溝に
限らず結晶の晶癖にあった形状であればよい。
タキシ成長の面から、幅０．０１〜１μｍ１ 深さ３
ｎｍ〜１μｍの溝を０４０１〜１μｍの間隔で設けてお
くことが望ましい。また、基板の形状としては矩形溝に
限らず結晶の晶癖にあった形状であればよい。
また、基板の材質としては、ガラス等の非晶質基板や、
表面に非晶質膜を被覆した基板等が例示できるが１．ガ
ラス基板を用いることが、経済的にも、耐久的にも好ま
しい。
表面に非晶質膜を被覆した基板等が例示できるが１．ガ
ラス基板を用いることが、経済的にも、耐久的にも好ま
しい。
［実施例］
幅０．５μｍ、深さ０．１μｍ１間隔０．５μｍの溝を
持った半導体用ガラス基板上に膜厚５０ｎｍのアモルフ
ァスＳ１を常圧ＣＶＤ法により成膜した。アモルファス
Ｓ１に、結晶の成長を促進するためにＰのイオン注入を
行った。イオン注入条件は、加速電圧１０ ｋ Ｖ、
注入量６．６Ｘ１０１ Ｓ ｃ ｍ−２とした。イオ
ン注入は、基板面に垂直に行った。次に、５１０２膜を
常圧ＣＶＤ法で５００ｎｍ成膜した。このＳ１膜に１１
００℃で１０時間熱処理を行い、固相成長させた。
持った半導体用ガラス基板上に膜厚５０ｎｍのアモルフ
ァスＳ１を常圧ＣＶＤ法により成膜した。アモルファス
Ｓ１に、結晶の成長を促進するためにＰのイオン注入を
行った。イオン注入条件は、加速電圧１０ ｋ Ｖ、
注入量６．６Ｘ１０１ Ｓ ｃ ｍ−２とした。イオ
ン注入は、基板面に垂直に行った。次に、５１０２膜を
常圧ＣＶＤ法で５００ｎｍ成膜した。このＳ１膜に１１
００℃で１０時間熱処理を行い、固相成長させた。
本実施例により溝付き基板上に作製した半導体膜は良好
な結晶面を有し、特性の良好な半導体膜であった。
な結晶面を有し、特性の良好な半導体膜であった。
上記実施例においては、Ｓｌ膜にＰを添加するイオン注
入操作を結晶化処理の前に行う方法を用いているが、本
発明は上記に限らず、例えば初期の結晶化の操作中に同
時にイオン注入操作を行い、その後イオン注入を中止し
て結晶化を続ける等の方法によっても実施できる。
入操作を結晶化処理の前に行う方法を用いているが、本
発明は上記に限らず、例えば初期の結晶化の操作中に同
時にイオン注入操作を行い、その後イオン注入を中止し
て結晶化を続ける等の方法によっても実施できる。
［発明の効果］
本発明によれば、溝底面と側壁面及び上面の非晶質膜と
の界面エネルギーの和を最小にする結晶方位を持つ結晶
が成長するため、ガラス等の基板上に結晶方位の揃った
結晶膜、望ましくは結晶面の単一な膜を得ることができ
る。
の界面エネルギーの和を最小にする結晶方位を持つ結晶
が成長するため、ガラス等の基板上に結晶方位の揃った
結晶膜、望ましくは結晶面の単一な膜を得ることができ
る。
第１図は、本発明の単結晶膜の形成方法の橙略を示す工
程図である。 第２図はグラフオエビタキン法の概略を示す断面図であ
る。 （ａ） （ｂ） ＜ｃ＞ （ｄ） 第１図
程図である。 第２図はグラフオエビタキン法の概略を示す断面図であ
る。 （ａ） （ｂ） ＜ｃ＞ （ｄ） 第１図
Claims (1)
- （１）矩形の溝を多数設けた非晶質基板表面に堆積した
被膜を、該矩形の溝の形状で決定される結晶方位を有す
る単結晶に結晶化させる単結晶膜の形成方法において、
該単結晶化の前または途中の被膜に結晶成長速度を促進
する不純物を添加することを特徴とする単結晶膜の形成
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13355090A JPH0431397A (ja) | 1990-05-23 | 1990-05-23 | 単結晶膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13355090A JPH0431397A (ja) | 1990-05-23 | 1990-05-23 | 単結晶膜の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0431397A true JPH0431397A (ja) | 1992-02-03 |
Family
ID=15107437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13355090A Pending JPH0431397A (ja) | 1990-05-23 | 1990-05-23 | 単結晶膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0431397A (ja) |
-
1990
- 1990-05-23 JP JP13355090A patent/JPH0431397A/ja active Pending
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