JPH04309107A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04309107A JPH04309107A JP3073529A JP7352991A JPH04309107A JP H04309107 A JPH04309107 A JP H04309107A JP 3073529 A JP3073529 A JP 3073529A JP 7352991 A JP7352991 A JP 7352991A JP H04309107 A JPH04309107 A JP H04309107A
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- JP
- Japan
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- circuit
- output
- control signal
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 239000003990 capacitor Substances 0.000 abstract description 10
- 230000007257 malfunction Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 7
- 102100026190 Class E basic helix-loop-helix protein 41 Human genes 0.000 description 3
- 101000765033 Homo sapiens Class E basic helix-loop-helix protein 41 Proteins 0.000 description 3
- 102100026191 Class E basic helix-loop-helix protein 40 Human genes 0.000 description 2
- 101710130550 Class E basic helix-loop-helix protein 40 Proteins 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関し
、特に二相クロックドライバ回路に関する。
、特に二相クロックドライバ回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路の二相クロックド
ライバ回路の一例を図５に、またその動作を説明する動
作波形を図６に示す。
ライバ回路の一例を図５に、またその動作を説明する動
作波形を図６に示す。
【０００３】図５に示すように二相クロックドライバ回
路は、外部クロック入力φを入力とするＲＳフリップフ
ロップにおいて、このＲＳフリップフロップの出力の帰
還部に容量Ｃ２２，Ｃ２３，抵抗Ｒ２２， Ｒ２３を有
し、さらにこの出力を入力とする２つのインバータ２４
，２５から構成され、クロックドライバ回路出力信号φ
１１，φ１２はそれぞれ抵抗Ｒ２４，Ｒ２５，容量Ｃ２
４，Ｃ２５の、負荷を介してシフトレジスタ回路の制御
信号として使用されている。
路は、外部クロック入力φを入力とするＲＳフリップフ
ロップにおいて、このＲＳフリップフロップの出力の帰
還部に容量Ｃ２２，Ｃ２３，抵抗Ｒ２２， Ｒ２３を有
し、さらにこの出力を入力とする２つのインバータ２４
，２５から構成され、クロックドライバ回路出力信号φ
１１，φ１２はそれぞれ抵抗Ｒ２４，Ｒ２５，容量Ｃ２
４，Ｃ２５の、負荷を介してシフトレジスタ回路の制御
信号として使用されている。
【０００４】次に、この回路の動作を図６の波形を用い
て説明する。図６のｅ点において、外部クロック信号φ
がＬレベルからＨレベルへ変化すると、インバータ２１
の出力はＨレベルからＬレベルへ変化し、これを受けて
２ＮＡＮＤ２３の出力はＬレベルからＨレベルへ変化し
、さらにインバータ２５の出力φ１２はＨレベルからＬ
レベルへ変化する。
て説明する。図６のｅ点において、外部クロック信号φ
がＬレベルからＨレベルへ変化すると、インバータ２１
の出力はＨレベルからＬレベルへ変化し、これを受けて
２ＮＡＮＤ２３の出力はＬレベルからＨレベルへ変化し
、さらにインバータ２５の出力φ１２はＨレベルからＬ
レベルへ変化する。
【０００５】また、２ＮＡＮＤ２３の出力は抵抗Ｒ２３
，容量Ｃ２３を介してＣＲの時定数分の遅延時間ｔ２１
で伝わり、これによって２ＮＡＮＤ２２の出力はＨレベ
ルからＬレベルへ変化し、インバータ２４の出力φ１１
はＬレベルからＨレベルへ変化するため、シフトレジス
タ回路のトランジスタＴｒ２１をオン状態にさせ、シフ
トレジスタ回路入力信号ＩＮのＨレベルを受けてインバ
ータ２６出力信号をＬレベルにする。
，容量Ｃ２３を介してＣＲの時定数分の遅延時間ｔ２１
で伝わり、これによって２ＮＡＮＤ２２の出力はＨレベ
ルからＬレベルへ変化し、インバータ２４の出力φ１１
はＬレベルからＨレベルへ変化するため、シフトレジス
タ回路のトランジスタＴｒ２１をオン状態にさせ、シフ
トレジスタ回路入力信号ＩＮのＨレベルを受けてインバ
ータ２６出力信号をＬレベルにする。
【０００６】φ１２はＬレベルである為、トランジスタ
Ｔｒ２２はオフ状態であり、インバータ２６の出力は伝
えられずにインバータ２７の出力ＯＵＴは前の状態を保
持する。
Ｔｒ２２はオフ状態であり、インバータ２６の出力は伝
えられずにインバータ２７の出力ＯＵＴは前の状態を保
持する。
【０００７】次にｆ点において外部クロック信号φがＨ
レベルからＬレベルへ変化すると、２ＮＡＮＤ２２の出
力がＬレベルからＨレベルへ変化し、インバータ２４の
出力φ１１もＨレベルからＬレベルへ変化する。またイ
ンバータ２１の出力はＬレベルからＨレベルへ変化して
おり、２ＮＡＮＤ２２の出力は抵抗Ｒ２２，容量Ｃ２２
を介してＣＲの時定数分の遅延時間ｔ２２で伝わるため
、２ＮＡＮＤ２３の出力はＨレベルからＬレベルへ変化
し、これでインバータ２５の出力φ１２はＬレベルから
Ｈレベルへ変化する。
レベルからＬレベルへ変化すると、２ＮＡＮＤ２２の出
力がＬレベルからＨレベルへ変化し、インバータ２４の
出力φ１１もＨレベルからＬレベルへ変化する。またイ
ンバータ２１の出力はＬレベルからＨレベルへ変化して
おり、２ＮＡＮＤ２２の出力は抵抗Ｒ２２，容量Ｃ２２
を介してＣＲの時定数分の遅延時間ｔ２２で伝わるため
、２ＮＡＮＤ２３の出力はＨレベルからＬレベルへ変化
し、これでインバータ２５の出力φ１２はＬレベルから
Ｈレベルへ変化する。
【０００８】このときφ１１がＨレベルからＬレベルに
変化し、シフトレジスタ回路のトランジスタＴｒ２１を
オフ状態にするため、シフトレジスタ入力信号ＩＮのレ
ベルは伝わらずインバータ２６の出力は前の状態を保持
する。
変化し、シフトレジスタ回路のトランジスタＴｒ２１を
オフ状態にするため、シフトレジスタ入力信号ＩＮのレ
ベルは伝わらずインバータ２６の出力は前の状態を保持
する。
【０００９】φ１２はＬレベルからＨレベルへ変化する
のでトランジスタＴｒ２２はオン状態になり、インバー
タ２７の出力ＯＵＴはインバータ２６の出力信号の反転
のレベルになる。
のでトランジスタＴｒ２２はオン状態になり、インバー
タ２７の出力ＯＵＴはインバータ２６の出力信号の反転
のレベルになる。
【００１０】
【発明が解決しようとする課題】従来の二相クロックド
ライバ回路では、実際のチップ内部において、二相クロ
ック信号の負荷容量Ｃ２４，Ｃ２５に予想以上の負荷が
付いてしまい、その末端では図６の点線のような波形と
なり二相クロックのφ１１，φ１２両方ともＬレベルの
ｔ２３，ｔ２４の期間がなくなり、図５のようなシフト
レジスタ回路を使用しているとｇ点においてφ１１，φ
１２がＨレベルとなってトランジスタＴｒ２１，Ｔｒ２
２が同時にオン状態になりシフトレジスタ回路入力ＩＮ
がインバータ２６，２７を介して出力ＯＵＴにＨレベル
を出力してしまう。
ライバ回路では、実際のチップ内部において、二相クロ
ック信号の負荷容量Ｃ２４，Ｃ２５に予想以上の負荷が
付いてしまい、その末端では図６の点線のような波形と
なり二相クロックのφ１１，φ１２両方ともＬレベルの
ｔ２３，ｔ２４の期間がなくなり、図５のようなシフト
レジスタ回路を使用しているとｇ点においてφ１１，φ
１２がＨレベルとなってトランジスタＴｒ２１，Ｔｒ２
２が同時にオン状態になりシフトレジスタ回路入力ＩＮ
がインバータ２６，２７を介して出力ＯＵＴにＨレベル
を出力してしまう。
【００１１】その後、φ１２がＬレベルになり、トラン
ジスタＴｒ２２がオフ状態でＨレベルを保持する。ｈ点
においても同様にトランジスタＴｒ２１，Ｔｒ２２が同
時にオン状態になるため、シフトレジスタ回路入力ＩＮ
がインバータ２６，２７を介して出力ＯＵＴにＬレベル
を出力してしまい、その後φ１１がＬレベルになりトラ
ンジスタＴｒ２１がオフ状態で保持状態となるという欠
点があった。
ジスタＴｒ２２がオフ状態でＨレベルを保持する。ｈ点
においても同様にトランジスタＴｒ２１，Ｔｒ２２が同
時にオン状態になるため、シフトレジスタ回路入力ＩＮ
がインバータ２６，２７を介して出力ＯＵＴにＬレベル
を出力してしまい、その後φ１１がＬレベルになりトラ
ンジスタＴｒ２１がオフ状態で保持状態となるという欠
点があった。
【００１２】本発明の目的は、負荷容量に予想以上の負
荷が付いた場合でも、誤動作が発生しない半導体集積回
路を提供することにある。
荷が付いた場合でも、誤動作が発生しない半導体集積回
路を提供することにある。
【００１３】
【課題を解決するための手段】本発明における半導体集
積回路の二相クロックドライバ回路は、クロック信号と
制御信号の２つの信号を入力し、制御信号のＨレベルに
なった回数をカウントするカウンタ回路と、そのカウン
タの出力値によってデコードするデコーダ回路とそのデ
コーダ回路出力を制御信号とするディレイ回路と、この
ディレイ回路をクロック信号入力とするフリップフロッ
プ回路の帰還部分に用いる構成となっている。
積回路の二相クロックドライバ回路は、クロック信号と
制御信号の２つの信号を入力し、制御信号のＨレベルに
なった回数をカウントするカウンタ回路と、そのカウン
タの出力値によってデコードするデコーダ回路とそのデ
コーダ回路出力を制御信号とするディレイ回路と、この
ディレイ回路をクロック信号入力とするフリップフロッ
プ回路の帰還部分に用いる構成となっている。
【００１４】
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の一実施例を示すブロック図、図２は図
１の動作を説明する動作波形である。
。図１は本発明の一実施例を示すブロック図、図２は図
１の動作を説明する動作波形である。
【００１５】本実施例は、外部クロック信号φを入力と
するインバータ１，２ＮＡＮＤ２と２ＮＡＮＤ２の出力
が入力されるインバータ４と、２ＮＡＮＤ２の出力を２
ＮＡＮＤ３の入力へ伝える直列に接続された抵抗Ｒ１
，Ｒ２ とその抵抗Ｒ１ ，Ｒ２ にそれぞれ並列に接
続されたトランスファゲートＴｒ１，Ｔｒ２と、インバ
ータ１の出力を入力とする２ＮＡＮＤ３と、２ＮＡＮＤ
３の出力を入力とするインバータ５と、２ＮＡＮＤ３の
出力を２ＮＡＮＤ２の入力へ伝える直列に接続されたト
ランスファゲートＴｒ３，Ｔｒ４と、トランスファゲー
トＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４のゲート信号を出力
するデコーダ回路８と、このデコーダ回路の入力信号を
出力するカウンタ回路９と、このカウンタ回路でカウン
トすべき信号ＣＮＴを入力するように構成されている。
するインバータ１，２ＮＡＮＤ２と２ＮＡＮＤ２の出力
が入力されるインバータ４と、２ＮＡＮＤ２の出力を２
ＮＡＮＤ３の入力へ伝える直列に接続された抵抗Ｒ１
，Ｒ２ とその抵抗Ｒ１ ，Ｒ２ にそれぞれ並列に接
続されたトランスファゲートＴｒ１，Ｔｒ２と、インバ
ータ１の出力を入力とする２ＮＡＮＤ３と、２ＮＡＮＤ
３の出力を入力とするインバータ５と、２ＮＡＮＤ３の
出力を２ＮＡＮＤ２の入力へ伝える直列に接続されたト
ランスファゲートＴｒ３，Ｔｒ４と、トランスファゲー
トＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４のゲート信号を出力
するデコーダ回路８と、このデコーダ回路の入力信号を
出力するカウンタ回路９と、このカウンタ回路でカウン
トすべき信号ＣＮＴを入力するように構成されている。
【００１６】図１はこのクロックドライバ回路の出力信
号φ１，φ２をそれぞれ抵抗Ｒ５ ，Ｒ６ 、容量Ｃ５
，Ｃ６ の負荷を介してシフトレジスタ回路の制御信
号として使用している。但し、カウンタ回路８は図３の
ようにＨレベルの回数をカウントし、奇数だとＨレベル
，偶数だとＬレベルを出力するものとし、デコーダ回路
８は図４に示されるような真理値表で表わされるものと
する。
号φ１，φ２をそれぞれ抵抗Ｒ５ ，Ｒ６ 、容量Ｃ５
，Ｃ６ の負荷を介してシフトレジスタ回路の制御信
号として使用している。但し、カウンタ回路８は図３の
ようにＨレベルの回数をカウントし、奇数だとＨレベル
，偶数だとＬレベルを出力するものとし、デコーダ回路
８は図４に示されるような真理値表で表わされるものと
する。
【００１７】まず制御信号ＣＮＴにパルス１回入力され
た場合の動作を図２の動作波形を用いて説明する。この
場合、カウンタ回路９の出力はＨレベルになり、デコー
ダ回路８の出力はＤＥＣ１がＬレベル，ＤＥＣ２がＨレ
ベルになる。この為、トランスファゲートＴｒ２，Ｔｒ
４はオン状態，トランスファゲートＴｒ１，Ｔｒ３はオ
フ状態となる。
た場合の動作を図２の動作波形を用いて説明する。この
場合、カウンタ回路９の出力はＨレベルになり、デコー
ダ回路８の出力はＤＥＣ１がＬレベル，ＤＥＣ２がＨレ
ベルになる。この為、トランスファゲートＴｒ２，Ｔｒ
４はオン状態，トランスファゲートＴｒ１，Ｔｒ３はオ
フ状態となる。
【００１８】図２のａ点において、クロック信号φがＬ
レベルからＨレベルへ変化するとインバータ１の出力は
ＨレベルからＬレベルへ変化し、これを受けて２ＮＡＮ
Ｄ３の出力はＬレベルからＨレベルへ変化し、さらにイ
ンバータ５の出力φ２はＨレベルからＬレベルへ変化す
る。
レベルからＨレベルへ変化するとインバータ１の出力は
ＨレベルからＬレベルへ変化し、これを受けて２ＮＡＮ
Ｄ３の出力はＬレベルからＨレベルへ変化し、さらにイ
ンバータ５の出力φ２はＨレベルからＬレベルへ変化す
る。
【００１９】また、２ＮＡＮＤ３の出力はトランスファ
ゲートＴｒ４がオン状態、トランスファゲートＴｒ３が
オフ状態なので、抵抗Ｒ３ ，容量Ｃ３ ，Ｃ４ を介
して２ＮＡＮＤ２の入力へ伝えられる。このとき抵抗Ｒ
３ と容量Ｃ３ ，Ｃ４ の値によってＣＲの時定数分
の遅延時間ｔ１ で伝わる。これにより２ＮＡＮＤ２の
出力はＨレベルからＬレベルへ変化し、さらにインバー
タ４の出力φ１はＬレベルからＨレベルへ変化する。
ゲートＴｒ４がオン状態、トランスファゲートＴｒ３が
オフ状態なので、抵抗Ｒ３ ，容量Ｃ３ ，Ｃ４ を介
して２ＮＡＮＤ２の入力へ伝えられる。このとき抵抗Ｒ
３ と容量Ｃ３ ，Ｃ４ の値によってＣＲの時定数分
の遅延時間ｔ１ で伝わる。これにより２ＮＡＮＤ２の
出力はＨレベルからＬレベルへ変化し、さらにインバー
タ４の出力φ１はＬレベルからＨレベルへ変化する。
【００２０】次に、ｂ点においてクロック信号φがＨレ
ベルからＬレベルへ変化すると、２ＮＡＮＤ２の出力が
ＬレベルからＨレベルへ変化し、インバータ４の出力φ
１はＨレベルからＬレベルへ変化する。また２ＮＡＮＤ
２の出力はトランスファゲートＴｒ１がオフ状態，トラ
ンスファゲートＴｒ２がオン状態になるので、抵抗Ｒ１
，容量Ｃ１ ，Ｃ２ を介して２ＮＡＮＤ３の入力へ
伝えられる。
ベルからＬレベルへ変化すると、２ＮＡＮＤ２の出力が
ＬレベルからＨレベルへ変化し、インバータ４の出力φ
１はＨレベルからＬレベルへ変化する。また２ＮＡＮＤ
２の出力はトランスファゲートＴｒ１がオフ状態，トラ
ンスファゲートＴｒ２がオン状態になるので、抵抗Ｒ１
，容量Ｃ１ ，Ｃ２ を介して２ＮＡＮＤ３の入力へ
伝えられる。
【００２１】このとき抵抗Ｒ１ ，容量Ｃ１ ， Ｃ２
の値によってＣＲの時定数分の遅延時間ｔ２ で伝わ
る。これにより、２ＮＡＮＤ３の出力ＨレベルからＬレ
ベルへ変化し、さらにインバータ５の出力φ２はＬレベ
ルからＨレベルへ変化する。
の値によってＣＲの時定数分の遅延時間ｔ２ で伝わ
る。これにより、２ＮＡＮＤ３の出力ＨレベルからＬレ
ベルへ変化し、さらにインバータ５の出力φ２はＬレベ
ルからＨレベルへ変化する。
【００２２】以上の動作によってφ１，φ２のような二
相クロックのどちらもＨレベルでない期間ｔ３ ，ｔ４
を持つ波形が得られる。
相クロックのどちらもＨレベルでない期間ｔ３ ，ｔ４
を持つ波形が得られる。
【００２３】次に、制御信号ＣＮＴからパルスが２回入
力された場合の動作を説明する。この場合カウンタ回路
９の出力はＬレベルになり、デコーダ回路８の出力はＤ
ＥＣ１，ＤＥＣ２共にＬレベルとなる。この為、トラン
スファゲートＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４は全てオ
フ状態となる。図２のｃ点において、２ＮＡＮＤ２の出
力が伝わる場合、トランスファゲートＴｒ１，Ｔｒ２は
オフ状態なので、抵抗Ｒ１ ，Ｒ２ 、容量Ｃ１ ，Ｃ
２ を介して２ＮＡＮＤ３の入力へ伝わり、ｄ点におい
て２ＮＡＮＤ３の出力が伝わる場合、トランスファゲー
トＴｒ３，Ｔｒ４はオフ状態なので、抵抗Ｒ３ ，Ｒ４
、容量Ｃ３ ，Ｃ４ を介して２ＮＡＮＤ２の入力へ
伝わる。
力された場合の動作を説明する。この場合カウンタ回路
９の出力はＬレベルになり、デコーダ回路８の出力はＤ
ＥＣ１，ＤＥＣ２共にＬレベルとなる。この為、トラン
スファゲートＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４は全てオ
フ状態となる。図２のｃ点において、２ＮＡＮＤ２の出
力が伝わる場合、トランスファゲートＴｒ１，Ｔｒ２は
オフ状態なので、抵抗Ｒ１ ，Ｒ２ 、容量Ｃ１ ，Ｃ
２ を介して２ＮＡＮＤ３の入力へ伝わり、ｄ点におい
て２ＮＡＮＤ３の出力が伝わる場合、トランスファゲー
トＴｒ３，Ｔｒ４はオフ状態なので、抵抗Ｒ３ ，Ｒ４
、容量Ｃ３ ，Ｃ４ を介して２ＮＡＮＤ２の入力へ
伝わる。
【００２４】このときの遅延時間ｔ５ ，ｔ６ は、そ
れぞれ抵抗Ｒ１ ，Ｒ２ 、容量Ｃ１ ，Ｃ２ と抵抗
Ｒ３ ，Ｒ４ 、容量Ｃ３ ，Ｃ４ のＣＲの時定数に
よって決まり、前述の制御信号ＣＮＴにパルスが１回入
力された場合に比べて、それぞれ抵抗Ｒ２ ，Ｒ４ を
介する分長くなる。これによってｔ７ ，ｔ８ のよう
に二相クロックの両方ともＨレベルでない期間も長くな
る。
れぞれ抵抗Ｒ１ ，Ｒ２ 、容量Ｃ１ ，Ｃ２ と抵抗
Ｒ３ ，Ｒ４ 、容量Ｃ３ ，Ｃ４ のＣＲの時定数に
よって決まり、前述の制御信号ＣＮＴにパルスが１回入
力された場合に比べて、それぞれ抵抗Ｒ２ ，Ｒ４ を
介する分長くなる。これによってｔ７ ，ｔ８ のよう
に二相クロックの両方ともＨレベルでない期間も長くな
る。
【００２５】以上のようにして、本発明の二相クロック
ドライバ回路は、制御信号により、二相クロックの両方
ともＨレベルでない期間を調整することができる。また
本実施例はカウンタ・デコーダを図３や図４のような真
理値表のものとして説明したが、カウンタ，デコーダ部
およびフリップフロップの帰還部のディレイを容易に増
やすことができ、本実施例と同様な動作で、二相クロッ
クの両方ともＨレベルでない期間を細かく調整できる。
ドライバ回路は、制御信号により、二相クロックの両方
ともＨレベルでない期間を調整することができる。また
本実施例はカウンタ・デコーダを図３や図４のような真
理値表のものとして説明したが、カウンタ，デコーダ部
およびフリップフロップの帰還部のディレイを容易に増
やすことができ、本実施例と同様な動作で、二相クロッ
クの両方ともＨレベルでない期間を細かく調整できる。
【００２６】
【発明の効果】以上説明したように本発明は、制御信号
の入力状態によって二相クロック信号の両方ともＨレベ
ルでない期間を、フリップフロップの帰還部のディレイ
を変化させて調整することにより、実際のチップ内部に
おいて二相クロック信号の負荷容量Ｃ５ ，Ｃ６ に予
想以上の負荷が付いてしまい、その末端で図２の点線に
示すような、なまった波形になっても、シフトレジスタ
回路等で誤動作しないという効果を有する。
の入力状態によって二相クロック信号の両方ともＨレベ
ルでない期間を、フリップフロップの帰還部のディレイ
を変化させて調整することにより、実際のチップ内部に
おいて二相クロック信号の負荷容量Ｃ５ ，Ｃ６ に予
想以上の負荷が付いてしまい、その末端で図２の点線に
示すような、なまった波形になっても、シフトレジスタ
回路等で誤動作しないという効果を有する。
【図１】本発明の一実施例のブロック図である。
【図２】図１に示した実施例の各部における信号波形図
である。
である。
【図３】図１におけるカウンタ回路の入出力信号波形を
示す図である。
示す図である。
【図４】図１におけるデコーダ回路の真理値を示す図で
ある。
ある。
【図５】従来の二相クロックドライバ回路の一例のブロ
ック図である。
ック図である。
【図６】図５に示した各部における信号波形図である。
１，４，５，６，７ インバータ２，３
２ＮＡＮＤ Ｒ１ ，Ｒ２ ，Ｒ３ ，Ｒ４ ，Ｒ５，Ｒ６
抵抗Ｃ１ ，Ｃ２ ，Ｃ３ ，Ｃ４ ，Ｃ５，Ｃ６
容量Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４，Ｔｒ５
，Ｔｒ６ トランスファゲート ８，９ カウンタ回路 φ 入力クロック信号 ＣＮＴ 制御信号 ＣＮ カウンタ回路出力信号 ＤＥＣ１，ＤＥＣ２ デコーダ回路出力信号φ１
，φ２ ２相クロック信号 ＩＮ シフトレジスタ入力信号
２ＮＡＮＤ Ｒ１ ，Ｒ２ ，Ｒ３ ，Ｒ４ ，Ｒ５，Ｒ６
抵抗Ｃ１ ，Ｃ２ ，Ｃ３ ，Ｃ４ ，Ｃ５，Ｃ６
容量Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４，Ｔｒ５
，Ｔｒ６ トランスファゲート ８，９ カウンタ回路 φ 入力クロック信号 ＣＮＴ 制御信号 ＣＮ カウンタ回路出力信号 ＤＥＣ１，ＤＥＣ２ デコーダ回路出力信号φ１
，φ２ ２相クロック信号 ＩＮ シフトレジスタ入力信号
Claims (2)
- 【請求項１】 クロック信号と制御信号の２つの信号
を入力とし制御信号のパルスの回数をカウントするカウ
ンタ回路と、前記カウンタの出力値によってデコードす
るデコーダ回路と前記デコーダ回路出力を制御信号とし
て任意にディレイ値を選択できるディレイ回路とを有し
、このディレイ回路をクロック信号入力とするフリップ
フロップ回路の帰還部分に用いることを特徴とする半導
体集積回路。 - 【請求項２】 前記フリップフロップ回路の出力をシ
フトレジスタの制御信号としたことを特徴とする請求項
１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3073529A JPH04309107A (ja) | 1991-04-08 | 1991-04-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3073529A JPH04309107A (ja) | 1991-04-08 | 1991-04-08 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04309107A true JPH04309107A (ja) | 1992-10-30 |
Family
ID=13520856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3073529A Pending JPH04309107A (ja) | 1991-04-08 | 1991-04-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04309107A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62180607A (ja) * | 1986-02-04 | 1987-08-07 | Fujitsu Ltd | 半導体集積回路 |
| JPS63200221A (ja) * | 1987-02-17 | 1988-08-18 | Fujitsu Ltd | クロツクパルス自動調整回路 |
| JPH02124627A (ja) * | 1988-11-02 | 1990-05-11 | Nec Corp | クロックドライバー回路 |
| JP3121728B2 (ja) * | 1994-08-17 | 2001-01-09 | 東芝テック株式会社 | 椅子式エアーマッサージ機 |
-
1991
- 1991-04-08 JP JP3073529A patent/JPH04309107A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62180607A (ja) * | 1986-02-04 | 1987-08-07 | Fujitsu Ltd | 半導体集積回路 |
| JPS63200221A (ja) * | 1987-02-17 | 1988-08-18 | Fujitsu Ltd | クロツクパルス自動調整回路 |
| JPH02124627A (ja) * | 1988-11-02 | 1990-05-11 | Nec Corp | クロックドライバー回路 |
| JP3121728B2 (ja) * | 1994-08-17 | 2001-01-09 | 東芝テック株式会社 | 椅子式エアーマッサージ機 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970924 |