JPH04100411A - 入力バッファ回路 - Google Patents
入力バッファ回路Info
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- JPH04100411A JPH04100411A JP2218814A JP21881490A JPH04100411A JP H04100411 A JPH04100411 A JP H04100411A JP 2218814 A JP2218814 A JP 2218814A JP 21881490 A JP21881490 A JP 21881490A JP H04100411 A JPH04100411 A JP H04100411A
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- 230000007704 transition Effects 0.000 claims abstract description 34
- 238000001514 detection method Methods 0.000 claims abstract description 20
- 230000007257 malfunction Effects 0.000 abstract description 8
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に関し、特に、入力バッファ
回路の回路構成に関する。
回路の回路構成に関する。
現在、各種の電子装置には、ＴＴＬ入力の集積回路が多
用されている。
用されている。
このため、内部の動作が電源電位とグランド電位との間
をフルスイングするＣＭＯＳ集積回路でも、標準品では
、ＴＴＬ入力の集積回路との入力レベルの互換性を維持
するために、入力部に入力バッファ回路を設け、ＴＴＬ
入力が可能なように設計するのが一般的である。
をフルスイングするＣＭＯＳ集積回路でも、標準品では
、ＴＴＬ入力の集積回路との入力レベルの互換性を維持
するために、入力部に入力バッファ回路を設け、ＴＴＬ
入力が可能なように設計するのが一般的である。
ところが、ＴＴＬ入力においては、入力のハイレベルを
２Ｖ以上とし、ロウレベルを０．８Ｖ以下に設定するの
が通常である。
２Ｖ以上とし、ロウレベルを０．８Ｖ以下に設定するの
が通常である。
このため、入力バッファ回路では、その論理しきい値が
１．４ｖ程度になるように設計されることが多く、一般
に、パルスの振幅に対する動作マージンが非常に狭い。
１．４ｖ程度になるように設計されることが多く、一般
に、パルスの振幅に対する動作マージンが非常に狭い。
このため、入力バッファ回路、特に入力初段部で、電源
やグランドに入るノイズによって内部論瑠が反転して、
この入力バッファ回路を含む集積回路が誤動作を起して
しまうことが多い。
やグランドに入るノイズによって内部論瑠が反転して、
この入力バッファ回路を含む集積回路が誤動作を起して
しまうことが多い。
なお、上記のノイズの発生は、この集積回路の出力が遷
移する時などのように、比較的大きな電荷が瞬時に移動
する場合に起りやすい。
移する時などのように、比較的大きな電荷が瞬時に移動
する場合に起りやすい。
従来、上述のノイズによる集積回路の誤動作を防止する
ために、入力レベル補償型の入力バッファ回路が用いら
れている。
ために、入力レベル補償型の入力バッファ回路が用いら
れている。
従来の入力レベル補償型人力バッファ回路（以下入力バ
ッファ回路と記す）の例を第５図に示す。
ッファ回路と記す）の例を第５図に示す。
従来の入力バッファ回路は、第５図に示すように、ＣＭ
ＯＳインバータを形成するＰＭＯＳトランジスタＰ１及
びＮＭＯＳ１−ランジスタＮ１と、電源端子１とグラン
ド端子２との間に直列に接続されたＰＭＯＳトランジス
タＰ３及びＰ２並びにＮＭＯＳトランジスタＮ２及びＮ
３と、インバータ３とで構成されている。
ＯＳインバータを形成するＰＭＯＳトランジスタＰ１及
びＮＭＯＳ１−ランジスタＮ１と、電源端子１とグラン
ド端子２との間に直列に接続されたＰＭＯＳトランジス
タＰ３及びＰ２並びにＮＭＯＳトランジスタＮ２及びＮ
３と、インバータ３とで構成されている。
以下に、この人力バッファ回路の動作について説明する
。
。
第５図において、先ず、ＰＭＯ３）−ランジスタＰ３及
びＰ２並びにＮＭＯＳトランジスタＮ２及びＮ３を除い
た場合を考える。
びＰ２並びにＮＭＯＳトランジスタＮ２及びＮ３を除い
た場合を考える。
この場合、この入力バッファ回路は、単純なＣＭＯＳイ
ンバータの直列２段接続となり、その論理しきい値Ｖｔ
ｈＭは、前述のように、１．４Ｖ程度を目標に設計され
る。
ンバータの直列２段接続となり、その論理しきい値Ｖｔ
ｈＭは、前述のように、１．４Ｖ程度を目標に設計され
る。
次に、ＰＭＯＳトランジスタＰ２及びＰ３並びにＮ Ｍ
ＯＳ ）ランジスタＮ２及びＮ、が付加された場合に
ついて考える。
ＯＳ ）ランジスタＮ２及びＮ、が付加された場合に
ついて考える。
この場合、入力端子４に入力される入力Ａ１がハイレベ
ル、すなわち、出力端子５に表れる出力Ａｏがハイレベ
ルの時、ＰＭＯＳ ）ランジスタＰ３がオフし、ＮＭＯ
Ｓ）−ランジスタＮ２がオンする。
ル、すなわち、出力端子５に表れる出力Ａｏがハイレベ
ルの時、ＰＭＯＳ ）ランジスタＰ３がオフし、ＮＭＯ
Ｓ）−ランジスタＮ２がオンする。
従って、この時、ＰＭＯ３Ｉ−ランジスタＰ１゛並びに
ＮＭＯＳ）ランジスタＮ、、Ｎ２及びＮ３で構成される
疑似インバータとインバータ３とで決定される論理しき
い値は、前述した論理しきい値■ｔｈＭよりも低い方ヘ
シフトする。以後この論理しきい値をＶｔｈＬと記すこ
ととする。
ＮＭＯＳ）ランジスタＮ、、Ｎ２及びＮ３で構成される
疑似インバータとインバータ３とで決定される論理しき
い値は、前述した論理しきい値■ｔｈＭよりも低い方ヘ
シフトする。以後この論理しきい値をＶｔｈＬと記すこ
ととする。
逆に、入力ＡＩがロウレベル、すなわち、出力ＡＯがロ
ウレベルの場合、ＮＭＯＳ）−ランジスタＮ２がオフし
、ＰＭＯＳトランジスタＰ２がオンとなるので、この人
力バッファ回路の論理しきい値は、前述の論理しきい値
Ｖｔｌ１ｗより高い方ヘシフトする。以後この論理しき
い値をＶｔｈＨと記すこととする。
ウレベルの場合、ＮＭＯＳ）−ランジスタＮ２がオフし
、ＰＭＯＳトランジスタＰ２がオンとなるので、この人
力バッファ回路の論理しきい値は、前述の論理しきい値
Ｖｔｌ１ｗより高い方ヘシフトする。以後この論理しき
い値をＶｔｈＨと記すこととする。
以上をまとめて図に表したものが第６図である。
すなわち、第５図に示す従来の入力バッファ回路は、第
６図に示すように、入力Ａ、がロウレベル−ハイレベル
に遷移する場合に対しては、論理しきい値がより高いＶ
ｔＩＩＮとなり、入力Ａ、がハイレベル−ロウレベルに
遷移する時には、論理しきい値がより低いＶｔｈＬとな
る。つまり、入出力特性がヒステリシスを持つ。
６図に示すように、入力Ａ、がロウレベル−ハイレベル
に遷移する場合に対しては、論理しきい値がより高いＶ
ｔＩＩＮとなり、入力Ａ、がハイレベル−ロウレベルに
遷移する時には、論理しきい値がより低いＶｔｈＬとな
る。つまり、入出力特性がヒステリシスを持つ。
従来の入力バッファ回路では、入出力特性が上述のよう
なヒステリシスを持つことによって、電源の沈みやグラ
ンドの浮きに対する動作マージンが広くなるので、ノイ
ズなどによる誤動作が起りにくい。
なヒステリシスを持つことによって、電源の沈みやグラ
ンドの浮きに対する動作マージンが広くなるので、ノイ
ズなどによる誤動作が起りにくい。
なお、ヒステリシスの幅（ＶｔｂＨ−Ｖｔｌ、Ｌ）は、
主にＰＭＯＳトランジスタＰ１及びＰ２並びにＮＭＯＳ
）ランジスタＮ１及びＮ２によって決定することができ
る。
主にＰＭＯＳトランジスタＰ１及びＰ２並びにＮＭＯＳ
）ランジスタＮ１及びＮ２によって決定することができ
る。
上述したように、従来の入力バッファ回路では、入出力
特性にヒステリシスを持たせることによって、ノイズな
どに対する動作マージンを広げている。
特性にヒステリシスを持たせることによって、ノイズな
どに対する動作マージンを広げている。
この場合、入力バッファ回路の論理しきい値は、ＤＣ的
には（Ｖ ｔｈｓ Ｖ ｔｈｔ ）なる幅を持つ 従って、この人力バッファ回路では、入力レベルがＶ
ｔｌ、 １以上の入力をハイ入力と判定し、方、Ｖｔｂ
Ｌ以下の入力をロウ入力と判定することになるので、Ｄ
Ｃ的な動作マージンが減少していることになる。
には（Ｖ ｔｈｓ Ｖ ｔｈｔ ）なる幅を持つ 従って、この人力バッファ回路では、入力レベルがＶ
ｔｌ、 １以上の入力をハイ入力と判定し、方、Ｖｔｂ
Ｌ以下の入力をロウ入力と判定することになるので、Ｄ
Ｃ的な動作マージンが減少していることになる。
つまり、従来の入力バッファ回路は、本質的には、ＤＣ
的な入力に対する動作マージンを犠牲にして、ノイズな
どのＡＣ的な入力に対する動作マージンを改善するもの
である。
的な入力に対する動作マージンを犠牲にして、ノイズな
どのＡＣ的な入力に対する動作マージンを改善するもの
である。
このため、上述した従来の入力バッファ回路においては
、下記のような不都合が起ることがある。
、下記のような不都合が起ることがある。
今、第５図において、例えば、入力Ａ１がハイレベル、
すなわち出力Ａ。がハイレベルであるとする。
すなわち出力Ａ。がハイレベルであるとする。
この時、電源やグランドにノイズが入ったためにこの人
力バッファ回路の内部で論理の反転が起り、出力Ａｏが
ロウレベルになると、ＰＭＯＳトランジスタＰ、がオン
し、ＮＭＯＳ）ランジスタＮ、がオフするので、入力バ
ッファ回路の論理しきい値は、ＶｔｈＬからＶｔ１．Ｈ
にシフトしてしまつ。
力バッファ回路の内部で論理の反転が起り、出力Ａｏが
ロウレベルになると、ＰＭＯＳトランジスタＰ、がオン
し、ＮＭＯＳ）ランジスタＮ、がオフするので、入力バ
ッファ回路の論理しきい値は、ＶｔｈＬからＶｔ１．Ｈ
にシフトしてしまつ。
入力ＡＩがロウレベルにある時に内部論理の反転が生じ
た場合も、同様で、この場合には論理しきい値がＶｔｂ
ｏからＶｔｈＬにシフトする。
た場合も、同様で、この場合には論理しきい値がＶｔｂ
ｏからＶｔｈＬにシフトする。
つまり、第５図に示す従来の大力バッファ回路では、電
源やグランドにノイズが入った場合に対しての動作マー
ジンは大きいが、−旦誤動作が生じた場合には、入力レ
ベルを補償していない入力バッファ回路よりもむしろ動
作マージンが小さくなってしまうという不都合が起る。
源やグランドにノイズが入った場合に対しての動作マー
ジンは大きいが、−旦誤動作が生じた場合には、入力レ
ベルを補償していない入力バッファ回路よりもむしろ動
作マージンが小さくなってしまうという不都合が起る。
これを避けるためには、第６図におけるビステリシスノ
幅（Ｖ ｔｈＩ（Ｖ ｔｈＬ）を広くシテ、ノイズが入
った時でも、論理しきい値のシフトが起り難くいように
することが効果的であるが、このことは、高い方の論理
しきい値ＶｔｈＲをより高くし、低い方の論理しきい値
Ｖｔｂｔ、をより低くすることになるので、結果として
、ＤＣ的な入力レベルに対するマージンを更に大きく犠
牲にすることになる。
幅（Ｖ ｔｈＩ（Ｖ ｔｈＬ）を広くシテ、ノイズが入
った時でも、論理しきい値のシフトが起り難くいように
することが効果的であるが、このことは、高い方の論理
しきい値ＶｔｈＲをより高くし、低い方の論理しきい値
Ｖｔｂｔ、をより低くすることになるので、結果として
、ＤＣ的な入力レベルに対するマージンを更に大きく犠
牲にすることになる。
本発明の入力バッファ回路は、出力を入力レベル補償回
路部に帰還して入力レベルを補償する型の入力バッファ
回路において、 前記出力を、遅延回路を介して、前記入力レベル補償回
路部に帰還することを特徴とする。
路部に帰還して入力レベルを補償する型の入力バッファ
回路において、 前記出力を、遅延回路を介して、前記入力レベル補償回
路部に帰還することを特徴とする。
更に、請求項２記載の発明の入力バッファ回路は、請求
項１記載の入力バッファ回路において、前記遅延回路と
前記人力レベル補償回路部との間に、信号遷移検出回路
を設けたことを特徴とする。
項１記載の入力バッファ回路において、前記遅延回路と
前記人力レベル補償回路部との間に、信号遷移検出回路
を設けたことを特徴とする。
次に本発明について、図面を参照して説明する。
第１図は、本発明の第１の実施例を示す回路図である。
第１図に示す第１の実施例においては、第５図に示す従
来の大力バッファ回路で、インバータ３の出力が、直接
ＰＭＯ３）−ランジスタＰ３及びＮＭＯＳ）ランジスタ
Ｎ３のゲートに入力されていたのに対して、正相の遅延
回路６・を介してそれぞれのＭＯＳトランジスタのゲー
トに入力されている。
来の大力バッファ回路で、インバータ３の出力が、直接
ＰＭＯ３）−ランジスタＰ３及びＮＭＯＳ）ランジスタ
Ｎ３のゲートに入力されていたのに対して、正相の遅延
回路６・を介してそれぞれのＭＯＳトランジスタのゲー
トに入力されている。
遅延回路６は、本質的には短いパルス信号をカットする
ロウパスフィルターとして動作する回路であって、抵抗
及び容量の直列回路と偶数段のインバータとで構成する
のが最も一般的である６次に、本実施例の動作について
述べる。
ロウパスフィルターとして動作する回路であって、抵抗
及び容量の直列回路と偶数段のインバータとで構成する
のが最も一般的である６次に、本実施例の動作について
述べる。
第２図（ａ＞及び＜ｂ＞は、第１図に示した本実ｍ例の
入力バッファ回路において、電源やグランドに入ったノ
イズによって内部論理が反転を起した場合について、こ
の人力バッファ回路内部の信号波形を示す図である。
入力バッファ回路において、電源やグランドに入ったノ
イズによって内部論理が反転を起した場合について、こ
の人力バッファ回路内部の信号波形を示す図である。
第２図（ａ）は、この人力バッファ回路への入力ＡＩが
ハイレベルの場合、すなわち出力Ａｏがハイレベルであ
る時に、時間Ｔ。〜Ｔ、の間にノイズが入ったために、
この人力バッファ回路の内部論理が反転し、正常動作時
には常にロウレベルにあるべきインバータ３の入力Ａ１
が、−時的に反転してパルスを発生した状態を示す。
ハイレベルの場合、すなわち出力Ａｏがハイレベルであ
る時に、時間Ｔ。〜Ｔ、の間にノイズが入ったために、
この人力バッファ回路の内部論理が反転し、正常動作時
には常にロウレベルにあるべきインバータ３の入力Ａ１
が、−時的に反転してパルスを発生した状態を示す。
この状態で、出力Ａ。は、インバータ３の入力Ａ１が反
転したことによって、−時的にロウレベルに反転する。
転したことによって、−時的にロウレベルに反転する。
この時、ＰＭＯ３）−ランジスタＰ、及びＮＭＯＳトラ
ンジスタＮ３のゲートへの入力となる遅延回路６の出力
ＤＯは、出力ＡＯのレベルがパルス的に下ったことによ
って、−時的に低下するが、この場合、出力Ａｏに生じ
たパルスが遅延回路６によってカットされるので、Ｄｏ
のパルスは、ＡＯのパルスより時間ｔｄ、たけ遅れ、緩
和されて現れる。若しくは、Ｄｏの電位は全く変化しな
い すなわち、ノイズが発生して内部論理が反転している時
間’ｒｏ−ＴＩの間には、ＰＭＯＳトランジスタＰ３及
びＮＭＯＳトランジスタＮ３のゲート電位には変化がな
い、若しくは、非常に小さいので、この人力バッファ回
路の論理しきい値はノイズ発生の時間内にシフトするこ
とはない。
ンジスタＮ３のゲートへの入力となる遅延回路６の出力
ＤＯは、出力ＡＯのレベルがパルス的に下ったことによ
って、−時的に低下するが、この場合、出力Ａｏに生じ
たパルスが遅延回路６によってカットされるので、Ｄｏ
のパルスは、ＡＯのパルスより時間ｔｄ、たけ遅れ、緩
和されて現れる。若しくは、Ｄｏの電位は全く変化しな
い すなわち、ノイズが発生して内部論理が反転している時
間’ｒｏ−ＴＩの間には、ＰＭＯＳトランジスタＰ３及
びＮＭＯＳトランジスタＮ３のゲート電位には変化がな
い、若しくは、非常に小さいので、この人力バッファ回
路の論理しきい値はノイズ発生の時間内にシフトするこ
とはない。
第２図（ｂ）は、入力バッファ回路への入力ＡＩがロウ
レベル、すなわち出力Ａ。がロウレベルの場合に、ノイ
ズによって誤動作が起った場合の状態を示している。
レベル、すなわち出力Ａ。がロウレベルの場合に、ノイ
ズによって誤動作が起った場合の状態を示している。
第２図（ａ）の場合に比べて、各信号の波形が逆になっ
ている以外、基本的な動作については同じであるので詳
細な説明は省略する。
ている以外、基本的な動作については同じであるので詳
細な説明は省略する。
次に、本発明の第２の実施例について説明する。
第３図は、本発明の第２の実施例を示す回路図である。
第３図に示す第２の実施例においては、第１図に示す第
１の実施例で、遅延回路６の出力り。
１の実施例で、遅延回路６の出力り。
が、直接ＰＭＯ５？−ランジスタＰ３及びＮＭＯＳトラ
ンジスタＮ３のゲートに入力されていたのに対して、ロ
ウ遷移検出回路７及びハイ遷移検出回路８を介してそれ
ぞれのゲートに入力されている。
ンジスタＮ３のゲートに入力されていたのに対して、ロ
ウ遷移検出回路７及びハイ遷移検出回路８を介してそれ
ぞれのゲートに入力されている。
上記のロウ遷移検８回路７は、遅延回路６の出力Ｄｏが
ハイレベルからロウレベルに遷移する時に、これを検出
してロウパルスを発生し、又、ハイ遷移検出回路８は、
遅延回路６の出力り。がロウレベルからハイレベルに遷
移する時、これを検出してバイパルスを発生する回路で
ある。
ハイレベルからロウレベルに遷移する時に、これを検出
してロウパルスを発生し、又、ハイ遷移検出回路８は、
遅延回路６の出力り。がロウレベルからハイレベルに遷
移する時、これを検出してバイパルスを発生する回路で
ある。
これらの回路は、Ｓ積回路に一般によく使用されるアド
レス遷移検出回路などと同じ回路で実現できる。
レス遷移検出回路などと同じ回路で実現できる。
以下に、本実施例の動作について述べる。
第４図は、本実施例の内部の信号波形を示す図である。
なお、第４図には、理解を容易にするために、この人力
バッファ回路からの信号によって起動される外部回路（
図示せず）からのデータ出力についても、その信号波形
を併せて示しである。
バッファ回路からの信号によって起動される外部回路（
図示せず）からのデータ出力についても、その信号波形
を併せて示しである。
第４図において、入力Ａ、がハイレベルからロウレベル
に遷移すると、遅延時間１ｄ□だけ遅れて、遅延回路６
の出力り。がハイレベルからロウレベルに下り、外部回
路のデータ出力が遷移するに の時、ロウ遷移検出回路７が、遅延回路６の出力り。の
レベルの遷移を検出して、パルス幅（Ｔ３ Ｔ２）の
ロウパルスを発生するので、ＰＭＯ８）−ランジスタＰ
３のゲート人力ＴＬＯが時間Ｔ２〜Ｔ、のあいた低下し
、ＰＭＯ３Ｉ−ランジジスタＰ３がこのあいだオンする
。
に遷移すると、遅延時間１ｄ□だけ遅れて、遅延回路６
の出力り。がハイレベルからロウレベルに下り、外部回
路のデータ出力が遷移するに の時、ロウ遷移検出回路７が、遅延回路６の出力り。の
レベルの遷移を検出して、パルス幅（Ｔ３ Ｔ２）の
ロウパルスを発生するので、ＰＭＯ８）−ランジスタＰ
３のゲート人力ＴＬＯが時間Ｔ２〜Ｔ、のあいた低下し
、ＰＭＯ３Ｉ−ランジジスタＰ３がこのあいだオンする
。
一方、この時、ハイ遷移検出回路８の出力Ｔ）１０には
変化がなくロウレベルを保持しているので、ＮＭＯＳト
ランジスタＮ３はオフである。
変化がなくロウレベルを保持しているので、ＮＭＯＳト
ランジスタＮ３はオフである。
従って、時間′Ｆ２〜Ｔ１の間の、大力バッファ回路の
論理しきい値は、第４図に示すようにＶｔｈＨとなる。
論理しきい値は、第４図に示すようにＶｔｈＨとなる。
次に、人力ＡＩがロウレベルからハイレベルに遷移する
と、遅れて遅延回路６の出力り。がロウレベルからハイ
レベルに上昇し、外部回路のデータ出力が遷移する。
と、遅れて遅延回路６の出力り。がロウレベルからハイ
レベルに上昇し、外部回路のデータ出力が遷移する。
この時、ハイ遷移検出回路８が、遅延回路６の出力り。
のレベルの遷移を検出して、パルス幅（Ｔ、−Ｔ４）の
バイパルスを発生するので、ＮＭｏ５トランジスタＮ３
のゲート入力が時間Ｔ４〜Ｔ５のあいだ上昇し、Ｎ Ｍ
ＯＳ ）ランジスタＮ３がこのあいだオンする。
バイパルスを発生するので、ＮＭｏ５トランジスタＮ３
のゲート入力が時間Ｔ４〜Ｔ５のあいだ上昇し、Ｎ Ｍ
ＯＳ ）ランジスタＮ３がこのあいだオンする。
一方、この時、ロウ遷移検出回路７の出力ＴＬ。
には変化がなく、ハイレベルを保持しているので、ＰＭ
Ｏ３）ランジスタＰ３はオフである。
Ｏ３）ランジスタＰ３はオフである。
従って、時間Ｔ４〜Ｔ５の間の論理しきい値は、第４図
に示すように、ＶｔｈＬとなる。
に示すように、ＶｔｈＬとなる。
すなわち、第３図の回路構成で、遅延回Ｆ！＠６の遅延
時間並びにロウ遷移検出回路７の出力Ｔ、、。及びハイ
遷移検出回路８の出力ＴＨｏのパルス幅を調整すること
により、第４図に示すように、入力Ａ、がロウレベルに
遷移し、データ出力が遷移する間、入力バッファ回路の
論理しきい値をＶｔｈＨに保持し、又、入力ＡＩがハイ
レベルに遷移して、データ出力が遷移する間の論理しき
い値をＶｔｈＬに保持することができる。
時間並びにロウ遷移検出回路７の出力Ｔ、、。及びハイ
遷移検出回路８の出力ＴＨｏのパルス幅を調整すること
により、第４図に示すように、入力Ａ、がロウレベルに
遷移し、データ出力が遷移する間、入力バッファ回路の
論理しきい値をＶｔｈＨに保持し、又、入力ＡＩがハイ
レベルに遷移して、データ出力が遷移する間の論理しき
い値をＶｔｈＬに保持することができる。
更に、上述の時間Ｔ２〜Ｔ３及びＴ４〜Ｔ、以外の時間
、すなわち、時間Ｔ３〜Ｔ４の間は、ロウ遷移検出回路
７の出力ＴＬｏがハイレベルであり、ハイ遷移検出回路
８の出力ＴＨｏがロウレベルであるので、ＰＭＯＳトラ
ンジスタＰ３及びＮＭＯＳトランジスタＮ３は共にオフ
となる。
、すなわち、時間Ｔ３〜Ｔ４の間は、ロウ遷移検出回路
７の出力ＴＬｏがハイレベルであり、ハイ遷移検出回路
８の出力ＴＨｏがロウレベルであるので、ＰＭＯＳトラ
ンジスタＰ３及びＮＭＯＳトランジスタＮ３は共にオフ
となる。
従って、この場合には、この人力バッファ回路は、入力
を補償していない入力バッファ回路と等価となって、そ
の論理しきい値は、第４図に示すように、Ｖｔｈｍとな
る６ 以上をまとめると、第３図の回路構成によれば、ノイズ
の発生しやすいデータ出力の遷移期間には、正常動作時
のマージンを広げる方向に論理しきい値をシフトし、保
持することによって、ノイズによる誤動作が起り難くす
ることができる。
を補償していない入力バッファ回路と等価となって、そ
の論理しきい値は、第４図に示すように、Ｖｔｈｍとな
る６ 以上をまとめると、第３図の回路構成によれば、ノイズ
の発生しやすいデータ出力の遷移期間には、正常動作時
のマージンを広げる方向に論理しきい値をシフトし、保
持することによって、ノイズによる誤動作が起り難くす
ることができる。
一方、その他の期間においては、入力レベルを補償して
いないタイプの入力バッファ回路ノ論理しきい値と同じ
論理しきい値を持つようにすることによって、ＤＣ的な
入力レベルに対する動作マージンが悪化するのを防ぐこ
とができる。
いないタイプの入力バッファ回路ノ論理しきい値と同じ
論理しきい値を持つようにすることによって、ＤＣ的な
入力レベルに対する動作マージンが悪化するのを防ぐこ
とができる。
以上説明したように、本発明によれば、入力バッファ回
路の出力と入力レベル補償回路部との間に遅延回路を設
けることによって、入力バッファ回路に内部論理の反転
が生じた場合においても、この内部論理が反転している
時間が遅延回路でカットできる時間内であれば、この人
力バッファ回路は、正常動作時の論理しきい値を維持し
、誤動作を起すことなく安定に動作することができる。
路の出力と入力レベル補償回路部との間に遅延回路を設
けることによって、入力バッファ回路に内部論理の反転
が生じた場合においても、この内部論理が反転している
時間が遅延回路でカットできる時間内であれば、この人
力バッファ回路は、正常動作時の論理しきい値を維持し
、誤動作を起すことなく安定に動作することができる。
更に、請求項２記載の発明は、遅延回路と入力レベル補
償回路部との間に信号遷移検出回路を設けることにより
、この信号遷移検出回路の動作期間においては、前述と
同様の効果を有し、又、それ以外の期間においては、入
力レベルを補償していない大力バッファ回路と同じ論理
しきい値を持ち、ＤＣ的な入力レベルに対するマージン
が悪化するのを防ぐことができるという効果を有する。
償回路部との間に信号遷移検出回路を設けることにより
、この信号遷移検出回路の動作期間においては、前述と
同様の効果を有し、又、それ以外の期間においては、入
力レベルを補償していない大力バッファ回路と同じ論理
しきい値を持ち、ＤＣ的な入力レベルに対するマージン
が悪化するのを防ぐことができるという効果を有する。
第１図は、本発明の第１の実施例を示す回路図、第２図
（ａ）及び（ｂ）は、第１の実施例のノイズ発生時にお
ける内部の信号波形を表す図、第３図は、本発明の第２
の実施例を示す回路図、第４図は、第２の実施例の動作
時における信号波形を表す図、第５図は、従来の大力バ
ッファ回路を示す回路図、第６図は、従来の入力バッフ
ァ回路の入出力特性を表す図である。 １・・・電源端子、２・・・グランド端子、３・・・イ
ンバータ、４・・・入力端子、５・・・出力端子、６・
・・遅延回路、７・・・ロウ遷移検出回路、８・・・ハ
イ遷移検出回路。 尤 １ 図
（ａ）及び（ｂ）は、第１の実施例のノイズ発生時にお
ける内部の信号波形を表す図、第３図は、本発明の第２
の実施例を示す回路図、第４図は、第２の実施例の動作
時における信号波形を表す図、第５図は、従来の大力バ
ッファ回路を示す回路図、第６図は、従来の入力バッフ
ァ回路の入出力特性を表す図である。 １・・・電源端子、２・・・グランド端子、３・・・イ
ンバータ、４・・・入力端子、５・・・出力端子、６・
・・遅延回路、７・・・ロウ遷移検出回路、８・・・ハ
イ遷移検出回路。 尤 １ 図
Claims (1)
- 【特許請求の範囲】 １、出力を入力レベル補償回路部に帰還して入力レベル
を補償する型の入力バッファ回路において、 前記出力を、遅延回路を介して、前記入力レベル補償回
路部に帰還することを特徴とする入力バッファ回路。 ２、請求項１記載の入力バッファ回路において、 前記遅延回路と前記入力レベル補償回路部との間に、信
号遷移検出回路を設けたことを特徴とする入力バッファ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02218814A JP3028569B2 (ja) | 1990-08-20 | 1990-08-20 | 入力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02218814A JP3028569B2 (ja) | 1990-08-20 | 1990-08-20 | 入力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04100411A true JPH04100411A (ja) | 1992-04-02 |
| JP3028569B2 JP3028569B2 (ja) | 2000-04-04 |
Family
ID=16725764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02218814A Expired - Fee Related JP3028569B2 (ja) | 1990-08-20 | 1990-08-20 | 入力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3028569B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0962423A (ja) * | 1995-08-30 | 1997-03-07 | Nec Corp | 入力バッファ回路 |
| US6329844B2 (en) * | 1998-12-28 | 2001-12-11 | Nec Corporatation | Semiconductor integrated circuit |
| KR100369123B1 (ko) * | 1998-12-22 | 2003-03-17 | 주식회사 하이닉스반도체 | 데이터출력버퍼 |
-
1990
- 1990-08-20 JP JP02218814A patent/JP3028569B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0962423A (ja) * | 1995-08-30 | 1997-03-07 | Nec Corp | 入力バッファ回路 |
| EP0762290A1 (en) * | 1995-08-30 | 1997-03-12 | Nec Corporation | Input buffer circuit |
| US6140835A (en) * | 1995-08-30 | 2000-10-31 | Nec Corporation | Input buffer circuit |
| KR100369123B1 (ko) * | 1998-12-22 | 2003-03-17 | 주식회사 하이닉스반도체 | 데이터출력버퍼 |
| US6329844B2 (en) * | 1998-12-28 | 2001-12-11 | Nec Corporatation | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3028569B2 (ja) | 2000-04-04 |
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