JPH04302311A - バイアス回路とバイアス電圧発生方法 - Google Patents
バイアス回路とバイアス電圧発生方法Info
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- 238000000034 method Methods 0.000 title claims description 9
- 230000003321 amplification Effects 0.000 claims 2
- 230000001939 inductive effect Effects 0.000 claims 2
- 238000003199 nucleic acid amplification method Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 9
- 230000008859 change Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 102220239409 rs764918207 Human genes 0.000 description 2
- 101000806846 Homo sapiens DNA-(apurinic or apyrimidinic site) endonuclease Proteins 0.000 description 1
- 101000835083 Homo sapiens Tissue factor pathway inhibitor 2 Proteins 0.000 description 1
- 102100026134 Tissue factor pathway inhibitor 2 Human genes 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 102220179203 rs17855142 Human genes 0.000 description 1
- 102220037287 rs387906970 Human genes 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000002277 temperature effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【発明の技術分野】本発明は、指定電圧レベルを発生す
る回路に関する。更に詳細に述べれば、本発明は、ＥＣ
Ｌ基準電圧を発生するバイアス回路網の改良に関する。
る回路に関する。更に詳細に述べれば、本発明は、ＥＣ
Ｌ基準電圧を発生するバイアス回路網の改良に関する。
【０００２】
【発明の従来技術と問題点】エミッタ結合論理（ＥＣＬ
）回路は、非常に有能な一団のディジタル集積回路から
構成されている。ＥＣＬ回路は、集積回路の発明より久
しく前に発明されている。ＩＣプロセスによりこのよう
な回路の開発が可能になったので、ＥＣＬ回路は現在の
ところ、典型的な伝播遅れ時間が１ｎｓ未満で、クロッ
ク速度が１ＧＨｚに近い、市場入手可能な最高速のディ
ジタルＩＣである。
）回路は、非常に有能な一団のディジタル集積回路から
構成されている。ＥＣＬ回路は、集積回路の発明より久
しく前に発明されている。ＩＣプロセスによりこのよう
な回路の開発が可能になったので、ＥＣＬ回路は現在の
ところ、典型的な伝播遅れ時間が１ｎｓ未満で、クロッ
ク速度が１ＧＨｚに近い、市場入手可能な最高速のディ
ジタルＩＣである。
【０００３】ＥＣＬ回路は、エミッタ結合対としても知
られている非飽和電流スイッチに基いている。回路パラ
メータ（供給電流を含む）を慎重に選定することにより
、基本ＥＣＬ回路を、電流スイッチのバイポーラトラン
ジスタが飽和しないように構成することができ、それが
ＥＣＬ回路に典型的な短い伝播遅れ時間の一因を成して
いる。
られている非飽和電流スイッチに基いている。回路パラ
メータ（供給電流を含む）を慎重に選定することにより
、基本ＥＣＬ回路を、電流スイッチのバイポーラトラン
ジスタが飽和しないように構成することができ、それが
ＥＣＬ回路に典型的な短い伝播遅れ時間の一因を成して
いる。
【０００４】ＥＣＬ Ｉ／Ｏ（入出力回路）を備えた
ＢｉＣＭＯＳチップは、一般に地電位と約−５ボルトの
供給電圧との間で動作し、約−１．３ボルトの参照電圧
Ｖ１ を必要とする。完全ＥＣＬ段をも実現する場合に
は、供給電圧（ＶＳＳ）より約１．２ボルト高い別の基
準電圧Ｖ２ を必要とする。
ＢｉＣＭＯＳチップは、一般に地電位と約−５ボルトの
供給電圧との間で動作し、約−１．３ボルトの参照電圧
Ｖ１ を必要とする。完全ＥＣＬ段をも実現する場合に
は、供給電圧（ＶＳＳ）より約１．２ボルト高い別の基
準電圧Ｖ２ を必要とする。
【０００５】基準電圧を温度および供給電圧の変動から
可能な限り無関係にして安定な論理基準電圧および出力
電圧レベルを維持すべきである。残念ながら、これら二
つの重要な値は温度および供給電圧から影響を受ける。 電圧転送特性がずれると、各々が別々の供給電圧および
周囲温度を受ける多数の小さいユニットを組込んでいる
大型ディジタルシステムにおいて特に大きな設計上の問
題が生ずる。
可能な限り無関係にして安定な論理基準電圧および出力
電圧レベルを維持すべきである。残念ながら、これら二
つの重要な値は温度および供給電圧から影響を受ける。 電圧転送特性がずれると、各々が別々の供給電圧および
周囲温度を受ける多数の小さいユニットを組込んでいる
大型ディジタルシステムにおいて特に大きな設計上の問
題が生ずる。
【０００６】従来より温度に無関係なバイアを得ようと
多数の方法が考え出された。一つの方法では、ツェナー
ダイオード基準を採用し、高電圧を必要とする。代案と
して、負の温度係数を有する電圧（たとえば、ベース・
エミッタ間電圧）を正の温度係数を有する電圧（すなわ
ち、熱電圧ＶＴ ＝κＴ／ｑに比例する電圧。ただしκ
＝ボルツマン常数、Ｔ＝温度、ｑ＝電子の電荷）と組合
せたバンドギャップ基準を使用することができる。後者
の形式のバイアス回路網を図５に示す。
多数の方法が考え出された。一つの方法では、ツェナー
ダイオード基準を採用し、高電圧を必要とする。代案と
して、負の温度係数を有する電圧（たとえば、ベース・
エミッタ間電圧）を正の温度係数を有する電圧（すなわ
ち、熱電圧ＶＴ ＝κＴ／ｑに比例する電圧。ただしκ
＝ボルツマン常数、Ｔ＝温度、ｑ＝電子の電荷）と組合
せたバンドギャップ基準を使用することができる。後者
の形式のバイアス回路網を図５に示す。
【０００７】温度効果に打勝つ上で幾らかの成功を収め
てきたが、供給電圧の不整を中和しようとする努力は、
従来技術では成功しなかった。このような変動を補償す
る普通の方法は、レギュレータとして働く分路トランジ
スタを付加し、電圧発生器のトランジスタのコレクタ電
流を一定に保持することであった。残念ながら、このよ
うな装置には分路素子としてｐｎｐトランジスタを使用
する必要がある。その結果、適切な装置の製作がｐｎｐ
装置に固有の横方向の形状寸法によりかなり複雑になる
（他方、ｎｐｎトランジスタは垂直構造の装置である）
。垂直ｐｎｐ装置の製作は、極めて困難且つ高価になる
可能性がある。更に、ｐｎｐトランジスタはｎｐｎ装置
によりかなり低速であることが問題である。
てきたが、供給電圧の不整を中和しようとする努力は、
従来技術では成功しなかった。このような変動を補償す
る普通の方法は、レギュレータとして働く分路トランジ
スタを付加し、電圧発生器のトランジスタのコレクタ電
流を一定に保持することであった。残念ながら、このよ
うな装置には分路素子としてｐｎｐトランジスタを使用
する必要がある。その結果、適切な装置の製作がｐｎｐ
装置に固有の横方向の形状寸法によりかなり複雑になる
（他方、ｎｐｎトランジスタは垂直構造の装置である）
。垂直ｐｎｐ装置の製作は、極めて困難且つ高価になる
可能性がある。更に、ｐｎｐトランジスタはｎｐｎ装置
によりかなり低速であることが問題である。
【０００８】
【発明の目的】従って本発明の目的は、新規な回路構成
により上記の問題点を克服し、電源電圧変動に強い基準
電圧を与えることにある。
により上記の問題点を克服し、電源電圧変動に強い基準
電圧を与えることにある。
【０００９】
【発明の概要】本発明の一実施例では、従来技術の短所
を、第１および第２のＥＣＬ基準電圧を供給するバイア
ス回路網を改良することにより克服している。この改良
は、そのベースが第ふのバイポーラトランジスタのベー
スに接続されている第１のバイポーラトランジスタを備
え、第２のトランジスタのエミッタが第１の電源端子に
接続され、第１のトランジスタのエミッタが抵抗器を介
して第１の電源端子に接続されている形式のバイアス回
路網を目標としている。トランジスタのコレクタは、抵
抗器を介して共通のノードに接続されている。第３のバ
イポーラトランジスタのエミッタはこのノードに接続さ
れている。上述の形式のバイアス回路網において、本発
明は、このような回路網を第１の電源端子に加えられる
供給電圧の変化に対して、第３のバイポーラトランジス
タのベース電圧を調節する差動増幅器を設けて第１およ
び第２のバイポーラトランジスタのコレタク端子の電圧
を等しくすることにより安定化する改良を施している。
を、第１および第２のＥＣＬ基準電圧を供給するバイア
ス回路網を改良することにより克服している。この改良
は、そのベースが第ふのバイポーラトランジスタのベー
スに接続されている第１のバイポーラトランジスタを備
え、第２のトランジスタのエミッタが第１の電源端子に
接続され、第１のトランジスタのエミッタが抵抗器を介
して第１の電源端子に接続されている形式のバイアス回
路網を目標としている。トランジスタのコレクタは、抵
抗器を介して共通のノードに接続されている。第３のバ
イポーラトランジスタのエミッタはこのノードに接続さ
れている。上述の形式のバイアス回路網において、本発
明は、このような回路網を第１の電源端子に加えられる
供給電圧の変化に対して、第３のバイポーラトランジス
タのベース電圧を調節する差動増幅器を設けて第１およ
び第２のバイポーラトランジスタのコレタク端子の電圧
を等しくすることにより安定化する改良を施している。
【００１０】他の実施例では、本発明は、そのベースが
第２のバイポーラトランジスタのベースに接続されてい
る第１のバイポーラトランジスタを備えている形式のＥ
ＣＬバイアス回路網を制御する方法を提供する。第２の
トランジスタのエミッタは、第１の電源端子に接続され
ており、第１のトランジスタのエミッタは、抵抗器を介
して第１の電源端子に接続されている。トランジスタの
コレクタは、抵抗器を介して共通ノードに接続されてお
り、第３のバイポーラトランジスタのエミッタは共通ノ
ードに接続されている。このようなＥＣＬバイアス回路
網装置において、本発明の方法は、共通ノードの電圧を
第１および第２のトランジスタのコレクタ端子の電圧が
等しくなるように調製する段階を含んでいる。
第２のバイポーラトランジスタのベースに接続されてい
る第１のバイポーラトランジスタを備えている形式のＥ
ＣＬバイアス回路網を制御する方法を提供する。第２の
トランジスタのエミッタは、第１の電源端子に接続され
ており、第１のトランジスタのエミッタは、抵抗器を介
して第１の電源端子に接続されている。トランジスタの
コレクタは、抵抗器を介して共通ノードに接続されてお
り、第３のバイポーラトランジスタのエミッタは共通ノ
ードに接続されている。このようなＥＣＬバイアス回路
網装置において、本発明の方法は、共通ノードの電圧を
第１および第２のトランジスタのコレクタ端子の電圧が
等しくなるように調製する段階を含んでいる。
【００１１】
図５は、ＥＣＬ論理回路に必要な基準電圧ＶＲＥＦ１お
よびＶＲＥＦ２を供給する共通回路構成の概要図である
。このような回路網は、バイアス電圧に及ぼす温度の影
響に対抗する機構 （下に説明する） を備えているが
、１００ｋシリーズのＥＣＬと関連して特に有効である
。
よびＶＲＥＦ２を供給する共通回路構成の概要図である
。このような回路網は、バイアス電圧に及ぼす温度の影
響に対抗する機構 （下に説明する） を備えているが
、１００ｋシリーズのＥＣＬと関連して特に有効である
。
【００１２】バイアス回路網は、第１の電源端子１０と
第２の電源端子１２との間に挿入される。ＥＣＬＩ／Ｏ
を有するＢｉＣＭＯＳチップは一般に、地電位と−５ボ
ルトとの間で動作し、図５による装置では、第１の電源
端子１０は地電位に保持され、第２の電源端子１２は−
５ボルトに保持されている。並列回路分岐１４および１
６は、第１の電源端子１０を第２の電源端子１２に接続
する。
第２の電源端子１２との間に挿入される。ＥＣＬＩ／Ｏ
を有するＢｉＣＭＯＳチップは一般に、地電位と−５ボ
ルトとの間で動作し、図５による装置では、第１の電源
端子１０は地電位に保持され、第２の電源端子１２は−
５ボルトに保持されている。並列回路分岐１４および１
６は、第１の電源端子１０を第２の電源端子１２に接続
する。
【００１３】回路分岐１４は、図示のとおり直列に接続
されているｎｐｎバイポーラトランジスタ１８および２
０から構成されている。抵抗器２２はトランジスタ２０
のエミッタと第２の電源端子１２との間に挿入されてい
る。
されているｎｐｎバイポーラトランジスタ１８および２
０から構成されている。抵抗器２２はトランジスタ２０
のエミッタと第２の電源端子１２との間に挿入されてい
る。
【００１４】回路分岐１６は、第１の電源端子１０と、
ｎｐｎバイポーラトランジスタ２６のコレクタ端子との
間に挿入されている抵抗器２４を備えている。回路分岐
１４のトランジスタ１８のベースは、トランジスタ２６
のコレクタ端子に接続されているが、トランジスタ２６
のベースは、回路分岐１４のトランジスタ２０のベース
に接続されている。
ｎｐｎバイポーラトランジスタ２６のコレクタ端子との
間に挿入されている抵抗器２４を備えている。回路分岐
１４のトランジスタ１８のベースは、トランジスタ２６
のコレクタ端子に接続されているが、トランジスタ２６
のベースは、回路分岐１４のトランジスタ２０のベース
に接続されている。
【００１５】トランジスタ２６のエミッタ端子は、ノー
ド２８に接続されており、これにより並列回路の副分岐
３０および３２に加える電圧レベルが決まる。
ド２８に接続されており、これにより並列回路の副分岐
３０および３２に加える電圧レベルが決まる。
【００１６】副分岐３０は、抵抗器３３、ｎｐｎトラン
ジスタ３４、および図示のようにトランジスタ３４のエ
ミッタ端子と第２の電源端子１２との間に設置されてい
る抵抗器３５、から構成されている。
ジスタ３４、および図示のようにトランジスタ３４のエ
ミッタ端子と第２の電源端子１２との間に設置されてい
る抵抗器３５、から構成されている。
【００１７】副分岐３２は、そのエミッタ端子が第２の
電源端子１２に直接接続され、そのベースが副分岐３０
のバイポーラトランジスタ３４のベースに接続されてい
るｎｐｎバイポーラトランジスタ４０を備えている。抵
抗器４２がトランジスタ４０のコレクタ端子とノード２
８との間に設置されている。
電源端子１２に直接接続され、そのベースが副分岐３０
のバイポーラトランジスタ３４のベースに接続されてい
るｎｐｎバイポーラトランジスタ４０を備えている。抵
抗器４２がトランジスタ４０のコレクタ端子とノード２
８との間に設置されている。
【００１８】図５に図解した形式のＥＣＬバイアス回路
網の動作は周知である。バイポーラトランジスタがベー
ス電流を無視することができ、且つＩＳ を飽和電流と
するときＩＣ ＝ＩＥ ＝ＩＳ ｅｘｐ（ＶＢＥ／ＶＴ
）である理想的装置であると仮定し、更にトランジス
タ２６のベース電圧が、副分岐３０のノード４４と副分
岐３２のノード４６との電圧が同じであるようになって
いると仮定すれば、下に示す解析が適用される。
網の動作は周知である。バイポーラトランジスタがベー
ス電流を無視することができ、且つＩＳ を飽和電流と
するときＩＣ ＝ＩＥ ＝ＩＳ ｅｘｐ（ＶＢＥ／ＶＴ
）である理想的装置であると仮定し、更にトランジス
タ２６のベース電圧が、副分岐３０のノード４４と副分
岐３２のノード４６との電圧が同じであるようになって
いると仮定すれば、下に示す解析が適用される。
【００１９】
Ｒ４２ｉ３２＝Ｒ３３ｉ３０
（１）ｉ３２＝Ｉｓ４０ ｅｘ
ｐ（ＶＢＥ４０／ＶＴ ）
（２）ｉ３０
＝Ｉｓ３４ ｅｘｐ（（ＶＢＥ４０−Ｒ３５ｉ３０）／
ＶＴ ） （３）
上式より：
Ｒ３３／Ｒ４２＝
ｉ３２／ｉ３０＝（Ｉｓ４０ ／Ｉｓ３４ ）ｅｘｐ（
Ｒ３５ｉ３０／ＶＴ ）（４）従って： ｉ３０＝（ＶＴ ／Ｒ３５）ｌｎ （Ｒ３３ＩＳ３４
／Ｒ４２ＩＳ４０ ）
（５）ｉ３２＋ｉ３０＝（Ｒ３３／Ｒ４２＋１）（Ｖ
Ｔ ／Ｒ３５）ｌｎ （Ｒ３３ＩＳ３４ ／Ｒ４２ＩＳ
４０ ）
（６）結局、二
つの基準電は次のようになる。 ＶＲＥＦ１＝Ｒ２４（ｉ３２＋ｉ３０）ＶＢＥ１８＝Ｖ
Ｔ （Ｒ２４／Ｒ３５）（Ｒ３３／Ｒ４２＋１）ｌｎ
（Ｒ３３ＩＳ３４ ／Ｒ４２ＩＳ４０ ）＋ＶＢＥ１８
（７）ＶＲＥＦ２≒Ｖ２８−Ｖ１
２＝Ｒ４２ｉ３２＋ＶＢＥ４０＝ＶＴ （Ｒ３３／Ｒ３
５）ｌｎ （Ｒ３３／ＩＳ３４ ／Ｒ４２ＩＳ４０ ）
ＶＢＥ４０ （８）ＶＲＥＦ２−（Ｖ２
８−Ｖ１２）＝ＶＢＥ２６−ＶＢＥ２０＝ＶＴ （ｌｎ
（（ｉ３２＋ｉ３０）／ＩＳ２６ ）−ｌｎ （ＶＲ
ＥＦ２／Ｒ２２ｌｎ２０ ））は小さいが正確に０には
ならないことに注目する。たとえば、二つのトランジス
タが同じで且つコレクタ電流の比が２である場合、ΔＶ
ＢＥ＝ＶＴ ｌｎ ２＝１８ｍｖである。
（１）ｉ３２＝Ｉｓ４０ ｅｘ
ｐ（ＶＢＥ４０／ＶＴ ）
（２）ｉ３０
＝Ｉｓ３４ ｅｘｐ（（ＶＢＥ４０−Ｒ３５ｉ３０）／
ＶＴ ） （３）
上式より：
Ｒ３３／Ｒ４２＝
ｉ３２／ｉ３０＝（Ｉｓ４０ ／Ｉｓ３４ ）ｅｘｐ（
Ｒ３５ｉ３０／ＶＴ ）（４）従って： ｉ３０＝（ＶＴ ／Ｒ３５）ｌｎ （Ｒ３３ＩＳ３４
／Ｒ４２ＩＳ４０ ）
（５）ｉ３２＋ｉ３０＝（Ｒ３３／Ｒ４２＋１）（Ｖ
Ｔ ／Ｒ３５）ｌｎ （Ｒ３３ＩＳ３４ ／Ｒ４２ＩＳ
４０ ）
（６）結局、二
つの基準電は次のようになる。 ＶＲＥＦ１＝Ｒ２４（ｉ３２＋ｉ３０）ＶＢＥ１８＝Ｖ
Ｔ （Ｒ２４／Ｒ３５）（Ｒ３３／Ｒ４２＋１）ｌｎ
（Ｒ３３ＩＳ３４ ／Ｒ４２ＩＳ４０ ）＋ＶＢＥ１８
（７）ＶＲＥＦ２≒Ｖ２８−Ｖ１
２＝Ｒ４２ｉ３２＋ＶＢＥ４０＝ＶＴ （Ｒ３３／Ｒ３
５）ｌｎ （Ｒ３３／ＩＳ３４ ／Ｒ４２ＩＳ４０ ）
ＶＢＥ４０ （８）ＶＲＥＦ２−（Ｖ２
８−Ｖ１２）＝ＶＢＥ２６−ＶＢＥ２０＝ＶＴ （ｌｎ
（（ｉ３２＋ｉ３０）／ＩＳ２６ ）−ｌｎ （ＶＲ
ＥＦ２／Ｒ２２ｌｎ２０ ））は小さいが正確に０には
ならないことに注目する。たとえば、二つのトランジス
タが同じで且つコレクタ電流の比が２である場合、ΔＶ
ＢＥ＝ＶＴ ｌｎ ２＝１８ｍｖである。
【００２０】ＶＢＥの温度係数は負（≒−１．５ｍＶ／
℃）であり、その絶対値はＩｃ が増大するにつれて減
少する。Ｒ２４およびＲ４２にかかる電圧は単に抵抗と
飽和電流との比のみによって決まる。Ｒ３５、Ｒ４２、
Ｒ３３、およびＲ２４の温度変化は、抵抗器の温度係数
が同じであれば相殺されるが、ＩＳ４０ ／ＩＳ３４
は同じ形式のトランジスタに対して温度不変量である。
℃）であり、その絶対値はＩｃ が増大するにつれて減
少する。Ｒ２４およびＲ４２にかかる電圧は単に抵抗と
飽和電流との比のみによって決まる。Ｒ３５、Ｒ４２、
Ｒ３３、およびＲ２４の温度変化は、抵抗器の温度係数
が同じであれば相殺されるが、ＩＳ４０ ／ＩＳ３４
は同じ形式のトランジスタに対して温度不変量である。
【００２１】抵抗器２４にかかる電圧Ｖ２４は、式７か
ら次のように得られる。 Ｖ２４＝ＶＴ （Ｒ２４／Ｒ３５）（Ｒ３３／Ｒ４２＋
１）ｌｎ （Ｒ３３ＩＳ３４ ／Ｒ４２ＩＳ４０
（９）
ら次のように得られる。 Ｖ２４＝ＶＴ （Ｒ２４／Ｒ３５）（Ｒ３３／Ｒ４２＋
１）ｌｎ （Ｒ３３ＩＳ３４ ／Ｒ４２ＩＳ４０
（９）
【００２２】図５
の回路から得られる基準電圧の温度依存については次の
ように説明することができる。抵抗比および飽和電流比
が温度依存性であると仮定すると、Ｖ２４はＴに関して
線形であり、したがってΔＶ２４／ΔＴ＝Ｖ２４／Ｔで
ある。たとえば、Ｖ２４＝５００ｍＶでＴ＝３００°Ｋ
であれば、ΔＶ２４／ΔＴ＝５００／３００＝１．６７
ｍＶ／℃およびΔＶＲＥＦ１／ΔＴ＝ΔＶ２４／ΔＴ＋
ＶＢＥ１８／ΔＴ≒１．６７−１．５＝０．１７ｍＶ／
℃であり、ＶＲＥＦ１≒５００ｍＶ＋８００ｍＶ＝１．
３Ｖである。同様な解析はＶＲＥＦ２にも適用される。 したがって、図１の回路は温度に無関係のバイアスを得
るのに負の温度係数を有する電圧と正の係数を有する電
圧とを利用している。その結果、得られるＶＲＥＦ１お
よびＶＲＥＦ２の値は実質上温度に関して不変である。 しかし、ふりかえってみると、この解析にはＶ４４＝Ｖ
４６であるという仮定を前提としている。すなわち、基
準電圧の温度不変性はノード４４および４６の電位が等
しいという仮定に伴うものである。
の回路から得られる基準電圧の温度依存については次の
ように説明することができる。抵抗比および飽和電流比
が温度依存性であると仮定すると、Ｖ２４はＴに関して
線形であり、したがってΔＶ２４／ΔＴ＝Ｖ２４／Ｔで
ある。たとえば、Ｖ２４＝５００ｍＶでＴ＝３００°Ｋ
であれば、ΔＶ２４／ΔＴ＝５００／３００＝１．６７
ｍＶ／℃およびΔＶＲＥＦ１／ΔＴ＝ΔＶ２４／ΔＴ＋
ＶＢＥ１８／ΔＴ≒１．６７−１．５＝０．１７ｍＶ／
℃であり、ＶＲＥＦ１≒５００ｍＶ＋８００ｍＶ＝１．
３Ｖである。同様な解析はＶＲＥＦ２にも適用される。 したがって、図１の回路は温度に無関係のバイアスを得
るのに負の温度係数を有する電圧と正の係数を有する電
圧とを利用している。その結果、得られるＶＲＥＦ１お
よびＶＲＥＦ２の値は実質上温度に関して不変である。 しかし、ふりかえってみると、この解析にはＶ４４＝Ｖ
４６であるという仮定を前提としている。すなわち、基
準電圧の温度不変性はノード４４および４６の電位が等
しいという仮定に伴うものである。
【００２３】図６は、ノード４４および４６の（供給電
圧に対する）電位をノード２８の電位の関数として示す
グラフである。４８で示した、回路の安定動作点は、二
つのノード４４および４６が同じ電位にあるとき生ずる
。ノード２８の電位は、回路分岐１６の電流の増加と共
に増大する。図示したように、低電流では回路副分岐３
０の抵抗器３５を横断する電圧降下を無視できる。した
がって、トランジスタ３４の飽和電流がトランジスタ４
０の飽和電流より大きいと仮定すれば、副分岐３０の電
流は、副分岐３２の電流より大きく、ノード４４の電位
はノード４６の電位より小さい。
圧に対する）電位をノード２８の電位の関数として示す
グラフである。４８で示した、回路の安定動作点は、二
つのノード４４および４６が同じ電位にあるとき生ずる
。ノード２８の電位は、回路分岐１６の電流の増加と共
に増大する。図示したように、低電流では回路副分岐３
０の抵抗器３５を横断する電圧降下を無視できる。した
がって、トランジスタ３４の飽和電流がトランジスタ４
０の飽和電流より大きいと仮定すれば、副分岐３０の電
流は、副分岐３２の電流より大きく、ノード４４の電位
はノード４６の電位より小さい。
【００２４】電流が大きくなると、ＶＢＥ３４は、抵抗
器３５を横断する電圧降下が増大するだけ実質的に小さ
くなる。この大きな電流のときは、副分岐３２の電流は
、副分岐３０の電流より大きく、ノード４４の電位は、
ノード４６の電位より高い。以下に示すように、本発明
は、図５の回路を図６の交叉動作点４８に強制する。本
発明では回路のこのような都合の良い動作を、入力をノ
ード４４および４６に結合し、出力をトランジスタ２６
のベースに連結したＢｉＣＭＯＳ差動増幅器を利用する
ことにより達成している。増幅器の高利得は、ノード４
４および４６のほぼ同一の電圧に対応し、かつＶＲＥＦ
１およびＶＲＥＦ２の供給電圧Ｖ１２−Ｖ１０に対する
低感度に対応する。前述の解析から、ノード４４および
４６の電位を等しくすることにより、ＶＲＥＦ１および
ＶＲＥＦ２の温度不変性が達成されることが認められる
であろう。したがって、本発明は、温度および供給電圧
の双方の変動を取扱っている。
器３５を横断する電圧降下が増大するだけ実質的に小さ
くなる。この大きな電流のときは、副分岐３２の電流は
、副分岐３０の電流より大きく、ノード４４の電位は、
ノード４６の電位より高い。以下に示すように、本発明
は、図５の回路を図６の交叉動作点４８に強制する。本
発明では回路のこのような都合の良い動作を、入力をノ
ード４４および４６に結合し、出力をトランジスタ２６
のベースに連結したＢｉＣＭＯＳ差動増幅器を利用する
ことにより達成している。増幅器の高利得は、ノード４
４および４６のほぼ同一の電圧に対応し、かつＶＲＥＦ
１およびＶＲＥＦ２の供給電圧Ｖ１２−Ｖ１０に対する
低感度に対応する。前述の解析から、ノード４４および
４６の電位を等しくすることにより、ＶＲＥＦ１および
ＶＲＥＦ２の温度不変性が達成されることが認められる
であろう。したがって、本発明は、温度および供給電圧
の双方の変動を取扱っている。
【００２５】図１は、本発明による改良ＥＣＬバイアス
回路網の回路概要図である。図５の温度補償を備えた従
来のＥＣＬバイアス回路網の要素を対応する数字で示し
て説明を簡単にしている。
回路網の回路概要図である。図５の温度補償を備えた従
来のＥＣＬバイアス回路網の要素を対応する数字で示し
て説明を簡単にしている。
【００２６】ノード４４および４６の電位は、ｎｐｎバ
イポーラトランジスタ５０および５２を入力装置として
備えている差動増幅器により動作点４８に維持されてい
る。ｐチャンネルＦＥＴ５４および５６はミラー構成を
成して設置されている。以下に示すように、このような
構成は非対称出力に良く適している。抵抗器５８および
６０は、ノード６２におけるｐチャンネルＦＥＴ５４の
出力インピーダンスを大きくし、したがって差動増幅器
の利得を大きくする。ｐチャンネルＦＥＴ４６はｎｐｎ
トランジスタ２６のコレクタ端子をノード２８に接続す
る。ＦＥＴ６４が存在しない場合には、図１の回路は、
すべてのトランジスタがオフでＶＲＥＦ１＝ＶＲＥＦ２
＝０の状態である安定な動作点を有することになる。図
示するように、ＦＥＴ６４は、この状態が発生したとき
供給電圧をノード２８に確実に伝えて回路が無活動状態
に「固着」状態にならないようにする。
イポーラトランジスタ５０および５２を入力装置として
備えている差動増幅器により動作点４８に維持されてい
る。ｐチャンネルＦＥＴ５４および５６はミラー構成を
成して設置されている。以下に示すように、このような
構成は非対称出力に良く適している。抵抗器５８および
６０は、ノード６２におけるｐチャンネルＦＥＴ５４の
出力インピーダンスを大きくし、したがって差動増幅器
の利得を大きくする。ｐチャンネルＦＥＴ４６はｎｐｎ
トランジスタ２６のコレクタ端子をノード２８に接続す
る。ＦＥＴ６４が存在しない場合には、図１の回路は、
すべてのトランジスタがオフでＶＲＥＦ１＝ＶＲＥＦ２
＝０の状態である安定な動作点を有することになる。図
示するように、ＦＥＴ６４は、この状態が発生したとき
供給電圧をノード２８に確実に伝えて回路が無活動状態
に「固着」状態にならないようにする。
【００２７】動作中に、差動増幅器のバイポーラトラン
ジスタ５０および５２がオフであると仮定すると、ノー
ド２８および６２は共に地電位にある。トランジスタ２
０もオフであり、そのベース電圧は地電位より６００ｍ
Ｖ以上は高くないのでＶＲＥＦ２＝０である。以上述べ
たとうり、ｐチャンネルＦＥＴ６４が存在することによ
りこの状態が続行することはできない。トランジスタ２
０の低いベース電圧は、ＦＥＴ６４のゲートに加えられ
るが、ＦＥＴをオンにし、ノード２８を第１の電圧供給
端子１０のレベルに引込む。その結果、回路副分岐３０
および３２から成るバイアス回路網が作動され、差動増
幅器が以下に説明するようにバイアス回路網を供給電圧
の揺動から保護するよう動作することができる。この回
路は、ＦＥＴ６４が短絡回路として作用しないかぎり適
格に動作し、電流をトランジスタ２６から取出す。ＦＥ
Ｔ６４の存在の効果は小さく、ＶＲＥＦ２がＶＢＥ２６
がわずか下るためにわずかに下がってもＶＲＥＦ１は変
らない。
ジスタ５０および５２がオフであると仮定すると、ノー
ド２８および６２は共に地電位にある。トランジスタ２
０もオフであり、そのベース電圧は地電位より６００ｍ
Ｖ以上は高くないのでＶＲＥＦ２＝０である。以上述べ
たとうり、ｐチャンネルＦＥＴ６４が存在することによ
りこの状態が続行することはできない。トランジスタ２
０の低いベース電圧は、ＦＥＴ６４のゲートに加えられ
るが、ＦＥＴをオンにし、ノード２８を第１の電圧供給
端子１０のレベルに引込む。その結果、回路副分岐３０
および３２から成るバイアス回路網が作動され、差動増
幅器が以下に説明するようにバイアス回路網を供給電圧
の揺動から保護するよう動作することができる。この回
路は、ＦＥＴ６４が短絡回路として作用しないかぎり適
格に動作し、電流をトランジスタ２６から取出す。ＦＥ
Ｔ６４の存在の効果は小さく、ＶＲＥＦ２がＶＢＥ２６
がわずか下るためにわずかに下がってもＶＲＥＦ１は変
らない。
【００２８】周知のように、差動増幅器では二つの入力
電圧の間にわずかな差があっても大きな出力変化を生ず
る可能性がある。動作中に、ノード４４および４６の電
位は、上に規定した差動増幅器への入力として働く。更
に、上にも記したとおり、回路網の適格な動作は、二つ
のノードでの電位が等しいことによって特徴づけられる
動作点で働く回路によって決まる。図６に示したとおり
、バイアス回路網の動作点は、ノード２８の電位の値の
関数である。第１の電圧供給端子１０における供給電圧
の変動は、ノード２８の電位電圧に影響し、回路の動作
を妨げてノード４４と４６との電位を不平衡にする。
電圧の間にわずかな差があっても大きな出力変化を生ず
る可能性がある。動作中に、ノード４４および４６の電
位は、上に規定した差動増幅器への入力として働く。更
に、上にも記したとおり、回路網の適格な動作は、二つ
のノードでの電位が等しいことによって特徴づけられる
動作点で働く回路によって決まる。図６に示したとおり
、バイアス回路網の動作点は、ノード２８の電位の値の
関数である。第１の電圧供給端子１０における供給電圧
の変動は、ノード２８の電位電圧に影響し、回路の動作
を妨げてノード４４と４６との電位を不平衡にする。
【００２９】トランジスタ５０および５２が同一である
と仮定すると、ノード４４および４６の電位が等しいと
き差動増幅器の左右の分岐を通って等しい電流が流れる
。たとえば、ノード４６の電位がノード２８の電位の変
動に応じてノード４４の電位より高くなると、対応して
トランジスタ５０および５２を通って流れる電流の大き
さが変化する。すなわち、トランジスタ５２を通る電流
が、ｎｐｎトランジスタ５２の順方向バイアスが増す結
果、トランジスタ５０を通る電流に対して大きくなる。 トランジスタ５２を通る電流が増大すると、そのドレイ
ンがトランジスタ５２のコレクタに取付けられているｐ
チャンネルＦＥＴ５６を通る電流が増大する。
と仮定すると、ノード４４および４６の電位が等しいと
き差動増幅器の左右の分岐を通って等しい電流が流れる
。たとえば、ノード４６の電位がノード２８の電位の変
動に応じてノード４４の電位より高くなると、対応して
トランジスタ５０および５２を通って流れる電流の大き
さが変化する。すなわち、トランジスタ５２を通る電流
が、ｎｐｎトランジスタ５２の順方向バイアスが増す結
果、トランジスタ５０を通る電流に対して大きくなる。 トランジスタ５２を通る電流が増大すると、そのドレイ
ンがトランジスタ５２のコレクタに取付けられているｐ
チャンネルＦＥＴ５６を通る電流が増大する。
【００３０】ＦＥＴ５４および５６のミラー構成により
ＦＥＴ５４を通る電流の大きさが対応して増大する。ノ
ード４４と４６との間の電位の不平衡から生ずる正味の
結果は、トランジスタ３４の順方向バイアスの減少のた
め最初は電流が減少した差動増幅器の左分岐の上半に流
れる電流を増大に転ずることである。
ＦＥＴ５４を通る電流の大きさが対応して増大する。ノ
ード４４と４６との間の電位の不平衡から生ずる正味の
結果は、トランジスタ３４の順方向バイアスの減少のた
め最初は電流が減少した差動増幅器の左分岐の上半に流
れる電流を増大に転ずることである。
【００３１】差動増幅器の左分岐の（上半の）電流が増
大するとノード６２の電位が引上げられる。ノード６２
の電圧値は、ｎｐｎトランジスタ２０のベースの他に、
ｎｐｎトランジスタ２６のベースおよびｐチャンネルＦ
ＥＴ６４のゲートにも伝えられる。
大するとノード６２の電位が引上げられる。ノード６２
の電圧値は、ｎｐｎトランジスタ２０のベースの他に、
ｎｐｎトランジスタ２６のベースおよびｐチャンネルＦ
ＥＴ６４のゲートにも伝えられる。
【００３２】トランジスタ２６は、エミッタフォロワ構
成として設置されている。すなわち、トランジスタ２６
のエミッタ端子の電位は、トランジスタ２６がオンであ
れば、常にベース２６の電位より０．７ボルト低い。こ
の例では、ノード６２の電位が増大するとそれに従って
対応してトランジスタ２６のエミッタ端子に結合されて
いるノード２８の電位が増大する。図６を参照して、ノ
ード２８におけるこの増大により、この回路の所要動作
点であるノード４４および４６の電位が等しくなる。対
応する解析を、ノード４４の電圧がノード４６の電圧よ
り高いときの差動増幅器の動作に適用してノード２８の
電位を減少させ、ノード４４の電位をノード４６の電位
に対して下げ、このようにして再びバイアス回路網を所
要動作点に追い込むことができることが容易に認められ
るであろう。
成として設置されている。すなわち、トランジスタ２６
のエミッタ端子の電位は、トランジスタ２６がオンであ
れば、常にベース２６の電位より０．７ボルト低い。こ
の例では、ノード６２の電位が増大するとそれに従って
対応してトランジスタ２６のエミッタ端子に結合されて
いるノード２８の電位が増大する。図６を参照して、ノ
ード２８におけるこの増大により、この回路の所要動作
点であるノード４４および４６の電位が等しくなる。対
応する解析を、ノード４４の電圧がノード４６の電圧よ
り高いときの差動増幅器の動作に適用してノード２８の
電位を減少させ、ノード４４の電位をノード４６の電位
に対して下げ、このようにして再びバイアス回路網を所
要動作点に追い込むことができることが容易に認められ
るであろう。
【００３３】本発明の教示を組入れた電圧発生器の動作
を図２（ａ）、図２（ｂ）、図３（ａ）、図３（ｂ）、
図４（ａ）、および図４（ｂ）に示す。図２（ａ）およ
び図２（ｂ）は、２５℃における供給電圧とそれぞれＶ
ＲＥＦ１およびＶＲＥＦ２との間の関係の曲線であり、
図３（ａ）および図３（ｂ）は、１２５℃におけるシミ
ュレーションの結果を示す。これらの図から、供給電圧
の１ボルトの変化に対してＶＲＥＦ１とＶＲＥＦ２の変
化がそれぞれ１０ｍＶ未満であることがわかる。二つの
グラフを比較して、ΔＶＲＥＦ１／ΔＴ＝０．２７ｍＶ
／℃、およびΔＶＲＥＦ２／ΔＴ＝０．２４ｍＶ／℃で
ある。
を図２（ａ）、図２（ｂ）、図３（ａ）、図３（ｂ）、
図４（ａ）、および図４（ｂ）に示す。図２（ａ）およ
び図２（ｂ）は、２５℃における供給電圧とそれぞれＶ
ＲＥＦ１およびＶＲＥＦ２との間の関係の曲線であり、
図３（ａ）および図３（ｂ）は、１２５℃におけるシミ
ュレーションの結果を示す。これらの図から、供給電圧
の１ボルトの変化に対してＶＲＥＦ１とＶＲＥＦ２の変
化がそれぞれ１０ｍＶ未満であることがわかる。二つの
グラフを比較して、ΔＶＲＥＦ１／ΔＴ＝０．２７ｍＶ
／℃、およびΔＶＲＥＦ２／ΔＴ＝０．２４ｍＶ／℃で
ある。
【００３４】図４（ａ）および図４（ｂ）は、組合せて
、電圧発生器の、供給電圧に重なったパルス（すなわち
、ノイズ）に対する応答を示す。図から本発明の一実施
例の発生器が動揺から回復するのに２ｎｓ未満でよいこ
とがわかる。高容量性負荷のもとでの不平衡の場合には
、小さなコンデンサを高インピーダンスノード６２に結
合して安定性を回復することができる。
、電圧発生器の、供給電圧に重なったパルス（すなわち
、ノイズ）に対する応答を示す。図から本発明の一実施
例の発生器が動揺から回復するのに２ｎｓ未満でよいこ
とがわかる。高容量性負荷のもとでの不平衡の場合には
、小さなコンデンサを高インピーダンスノード６２に結
合して安定性を回復することができる。
【００３５】
【発明の効果】このようにして本発明は、ＥＣＬ基準電
圧を発生するバイアス回路網を改良することがわかる。 本発明の教示を利用することにより、温度および供給電
圧が不安定であるときでも所要のＥＣＬ基準電圧を確実
に得ることができる。所定ノードの電圧を調整して等し
くすることにより、バイアス回路網の良好な温度特性が
、回路を供給電圧の変動から保護する他に実現される。 またこの回路は、ｐｎｐ装置が存在しないため製造容易
でかつ確実な動作が得られる。本発明をその好適実施例
を参照して説明してきたが、これに限られるものではな
い。そうではなく、本発明は、特許請求の範囲によって
規定される限りにおいてのみ限定され、同等なものをす
べてその範囲内に包含している。
圧を発生するバイアス回路網を改良することがわかる。 本発明の教示を利用することにより、温度および供給電
圧が不安定であるときでも所要のＥＣＬ基準電圧を確実
に得ることができる。所定ノードの電圧を調整して等し
くすることにより、バイアス回路網の良好な温度特性が
、回路を供給電圧の変動から保護する他に実現される。 またこの回路は、ｐｎｐ装置が存在しないため製造容易
でかつ確実な動作が得られる。本発明をその好適実施例
を参照して説明してきたが、これに限られるものではな
い。そうではなく、本発明は、特許請求の範囲によって
規定される限りにおいてのみ限定され、同等なものをす
べてその範囲内に包含している。
【図１】本発明の一実施例のバイアス発生回路の概略回
路図である。
路図である。
【図２（ａ）】２５℃における図１の回路のＶＲＥＦ１
の特性を示す図である。
の特性を示す図である。
【図２（ｂ）】２５℃における図１の回路のＶＲＥＦ２
の特性を示す図である。
の特性を示す図である。
【図３（ａ）】１２５℃における図１のＶＲＥＦ１の特
性を示す図である。
性を示す図である。
【図３（ｂ）】１２５℃における図１のＶＲＥＦ２の特
性を示す図である。
性を示す図である。
【図４（ａ）】図１の回路のＶＲＥＦ１の図４（ｂ）に
示す電源への印加パスルに対する応答を示す図である。
示す電源への印加パスルに対する応答を示す図である。
【図４（ｂ）】図１の回路の電源に印加されたパルスを
示す図である。
示す図である。
【図５】従来技術のバイアス発生回路の回路図である。
【図６】図５のバイアス回路の所定ノードの電圧特性を
示す図である。
示す図である。
Claims (6)
- 【請求項１】後記（イ）及至（ホ）より成るバイアス回
路。 （イ）第１のトランジスタ。該第１のトランジスタのエ
ミッタは第１の電源端子と電気的に連絡し、該第１のト
ランジスタのコレクタは共通ノードに電気的に連絡する
。 （ロ）第２のトランジスタ。該第２のトランジスタのエ
ミッタは前記第１の電源端子と電気的に連絡し、該第２
のトランジスタのコレクタは共通ノードに電気的に連絡
する。 （ハ）第３のトランジスタ。該第３のトランジスタのエ
ミッタは前記共通ノードに電気的に連絡し、該第３のト
ランジスタのコレクタは第２の電源端子に電気的に連絡
する。 （ニ）前記第１、第２の電源端子の電位から基準電圧を
誘導するために前記第１、第２、第３のトランジスタと
電気的に連絡する手段。 （ホ）第１、第２の入力と出力とを有する差動増幅手段
、前記第１の入力は前記第１のトランジスタのコレクタ
電位を受信し、前記第２の入力は前記第２のトランジス
タのコレクタ電位を受信し、前記出力は前記第３のトラ
ンジスタに制御信号と供給する。記制御信号は前記第１
、第２のトランジスタのコレクタ電位を等しくなるよう
にせしめ、もって前記第１、第２の電源端子の電位の変
動にかかわらず前記基準電圧と一定に保つよう作用する
。 - 【請求項２】前記連絡する手段が二つの基準電圧を誘導
するように動作し、前記制御信号が該二つの基準電圧の
双方ともを前記第１、第２の電源端子の電位変動にかか
わらず一定に保つ特徴を有して成る請求項１記載のバイ
アス回路。 - 【請求項３】前記差動増幅手段が第１、第２の入力トラ
ンジスタを有し、前記第１の入力トランジスタは前記第
１のトランジスタのコレクタと電気的に連絡し、前記第
２の入力トランジスタは前記第２のトランジスタのコレ
クタと電気的に連絡する２とを特徴とする請求項１また
は請求項２記載のバイアス回路。 - 【請求項４】後記（Ａ）及至（Ｂ）より成るバイアス回
路により与えられる基準電圧を調整するための後記（イ
）及至（ハ）のステップより成るバイアス電圧発生方法
。 （Ａ）第１、第２のトランジスタ。 第１、第２のトランジスタの双方のエミッタは第１の電
源端子と電気的に連絡し、双方のコレクタは共通ノード
と電気的に連絡する。 （Ｂ）第３のトランジスタ。 該第３のトランジスタのエミッタは前記共通ノードと電
気的に連絡し、コレクタは第２の電源端子と電気的に連
絡する。 （イ）第１、第２のトランジスタのコレクタ電位を比較
するステップ。 （ロ）前記電位の差によって決定される大きさを有する
制御信号を誘導するステップ。 （ハ）前記第１、第２の電源端子の電位の変動にかかわ
らず、前記基準電圧が一定値を保つように前記第１、第
２のトランジスタのコレクタ電位を等しくすべく前記制
御信号を前記第３のトランジスタに印加するステップ。 - 【請求項５】前記第１、第２の電源端子の電位変動にか
かわらず、第２の基準電圧と前記基準電圧の双方を一定
に保つように前記制御信号を前記第３のトランジスタに
印加するステップを追加して成る請求項４記載のバイア
ス電圧発生方法。 - 【請求項６】前記バイアス回路が静止点で動作するよう
に前記制御信号を前記第３のトランジスタに印加するス
テップを追加して成る請求項４あるいは請求項５記載の
バイアス電圧発生方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US628976 | 1990-12-17 | ||
| US07/628,976 US5120994A (en) | 1990-12-17 | 1990-12-17 | Bicmos voltage generator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04302311A true JPH04302311A (ja) | 1992-10-26 |
Family
ID=24521088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3353202A Pending JPH04302311A (ja) | 1990-12-17 | 1991-12-17 | バイアス回路とバイアス電圧発生方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5120994A (ja) |
| EP (1) | EP0491302A3 (ja) |
| JP (1) | JPH04302311A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009277072A (ja) * | 2008-05-15 | 2009-11-26 | Omron Corp | 基準電圧発生回路 |
| JP2011170455A (ja) * | 2010-02-16 | 2011-09-01 | Rohm Co Ltd | 基準電圧回路 |
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|---|---|---|---|---|
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| US5434532A (en) * | 1993-06-16 | 1995-07-18 | Texas Instruments Incorporated | Low headroom manufacturable bandgap voltage reference |
| US5481179A (en) * | 1993-10-14 | 1996-01-02 | Micron Technology, Inc. | Voltage reference circuit with a common gate output stage |
| DE69423742T2 (de) * | 1994-04-29 | 2000-08-31 | Sgs Thomson Microelectronics | Bandabstands-Referenzschaltung |
| DE10047620B4 (de) * | 2000-09-26 | 2012-01-26 | Infineon Technologies Ag | Schaltung zum Erzeugen einer Referenzspannung auf einem Halbleiterchip |
| CN102841629B (zh) * | 2012-09-19 | 2014-07-30 | 中国电子科技集团公司第二十四研究所 | 一种BiCMOS电流型基准电路 |
| DE102021112735B3 (de) * | 2021-05-17 | 2022-08-04 | Infineon Technologies Ag | Bandabstandsreferenz-schaltung |
Family Cites Families (19)
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|---|---|---|---|---|
| US4287439A (en) * | 1979-04-30 | 1981-09-01 | Motorola, Inc. | MOS Bandgap reference |
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