JPH0430227B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、周期的に生起する信号用の信号解析
回路（signal analysing circuit）であつて、 該信号解析は、各信号周期（signal period）
の少なくとも１つの部分が更にある数（以後これ
を１番目の数と称する）に明確に区分された部分
（distinct portions）でそれぞれ個別に実行され
るものであり、該各信号周期というのは、ある数
（以後これを２番目の数と称する）の引き続いて
いる（consecutive）信号周期のうちの１つであ
り、 該回路は、周期的に生起する信号を供給するた
めの出力端子を持つ信号源と、 上記２番目の数の引き続いている信号周期のう
ちの各信号部分の上記更に明確に区分された部分
の１つで常に生起している信号電圧に対応する情
報を、その各々の中に記憶するところの個別の記
憶位置（separate store locations）を持つ記憶
部（ａ store）と、 周期的に生起する信号を供給する信号源を同期
的に制御するための時間信号発生器（time
signal generator）とを具備して成り、また 該記憶部は、上記１番目の数に等しいか或いは
その倍数である３番目の数だけ存在する個別の記
憶位置を持つて成る信号解析回路に関する。

本発明の信号解析回路は、テレビジヨンのビデ
オ信号に用いられ、また、フアクシミリ信号やレ
ーダー信号にも応用できる。

〔従来の技術〕

このような信号解析回路は米国特許第3743772
号に開示されており、これはビデオ信号を、信号
走査期間（signal scanning period）及び信号帰
線消去期間（signal blanking period）を持つ周
期的に生起する信号として、解析することをその
目的とする。該特許では、信号解析は、究極的に
はシエーデイング歪（shading distortion）の修
正を行うため、ライン走査期間中に実行される。
そのような歪は、信号源として作動するテレビの
撮像装置が均一に照明され、それに基づくビデオ
信号はデイスプレイ上に不均一に発光する画像を
現す時に生じる。信号解析は、行（rows）及び
列（columns）に配列されている画像の領域
（regions）で実行される。領域の列の数は上記の
１番目の数に対応する。また１列当たりの領域の
数は、画像を組立てるテレビ・ラインの数と（上
記２番目の数である）１領域当たりのライン数と
に依存する。上記３番目の数だけそこに生じる各
領域と、記憶部内の１つの個別記憶位置とが対応
し、該記憶位置には局所歪に対する訂正値が格納
される。

上記米国特許には、記憶部はどのようにして情
報を満たすことができるかが簡単に説明されてい
る。その目的のために、信号源により生成される
信号は規準値と比較され、その差が被制御ゲート
を経由して関連の記憶位置に訂正値として記憶さ
れる。信号源とゲートと記憶部とを同期して制御
するために、時間信号発生器は相関器
（correlator）として働く。

〔発明が解決しようとする課題〕

本発明はその目的として、正確に定義された各
領域に対して考察されるところの周期的に生起す
る信号の平均値が、歪を伴わずに関連の記憶位置
に到達できるような構造の信号解析回路を提供し
ようとするものである。

〔課題を解決するための手段〕

本発明による信号解析回路では、信号源は、パ
ルス列を供給するための出力端子を持つアナログ
−デイジタル変換器の入力端子に結合し、該出力
端子は、上記１番目の数である信号周期の部分の
数に等しい数の計数器（counters）の計数入力端
子（counting inputs）に結合し、 該計数器は、上記２番目の数の引き続いている
信号周期（consecutive signal periods）のうち
の各信号周期の上記明確に区分された部分の間
に、時間信号発生器の制御の下に順次連続的に且
つ周期的に（sequentially and periodically）パ
ルスを計数するように作動し、また該計数器は、
計数結果を供給するための並列出力（parallel
cutputs）を持ち、これらの並列出力は、その数
が上記１番目の数に等しいバツフア・レジスタ
（buffer registers）の並列入力に結合し、 上記時間信号発生器は、計数結果を上記２番目
の数の引き続いている信号周期のうちの最後の信
号周期の終わりにバツフア・レジスタへ転送する
ため及び然る後に計数器を復帰させる
（resetting）ために、バツフア・レジスタ及び計
数器に結合し、 バツフア・レジスタの出力は、記憶部のデータ
入力に結合して成ることを特徴とする。

本発明は、周期的に生起するビデオ信号のアナ
ログ−デイジタル変換と、予め定められた数の１
領域当たりの信号周期の間に合計数器に亙つて分
布する信号期間中のパルス列（pulse train）の
連続的な計数（continuous counting）と、バツ
フア・レジスタでの一時的な記憶との組合せによ
り、記憶位置に記憶するのに適する各領域に対し
ての最適の平均値の決定がもたらされる、という
認識に基づいている。

本発明による実施例の１つで、所望の任意の時
点に記憶位置を（データで）満たすことが、その
次の計数中に実行できるものにあつては、時間信
号発生器は、バツフア・レジスタをデータで満た
した後及びその次のデータで満たす前に生じるパ
ルスを伴うデータ転送信号（data transfer
signal）を供給するために、バツフア・レジスタ
と個別の記憶位置を持つ記憶部とに結合している
ことを特徴とする。

本発明による実施例の１つで、簡単な計数器、
例えば復帰機能（resetting feature）のみがあつ
て可能化機能（enabling feature）がない計数器
を持つものにあつては、アナログ−デイジタル変
換器の出力は、その数が上記１番目の数に等しい
ゲートの入力に接続し、各ゲートのもう１つ別の
入力は、上記２番目の数の引き続いている信号周
期のうちの各信号周期の上記明確に区分された部
分に等しいパルス時間を持ち順次連続的且つ周期
的に（sequentially and periodically）生起する
パルスを供給するために、時間信号発生器の出力
に接続し、ゲートの出力は、計数器の計数入力に
接続して成ることを特徴とする（第２図参照）。

また別のゲートを具える実施例、及び計数器が
可能化機能を利用する実施例にあつては、時間信
号発生器は、上記２番目の数の引き続いている信
号周期のうちの各信号周期の上記明確に区分され
た部分に等しい周期を持つパルスを受け取るため
に、入力端子を具え、またパルスの計数を実行す
るための順次連続的且つ周期的に生起するパルス
を供給するために、別個の出力端子を具える発生
器を有することを特徴とする。

本発明による信号解析回路で、信号源は自分自
身の制御で動作し、記憶部への情報の供給は信号
駆動に順応する代表的な時点（typical instants）
で実行されるような信号解析回路にあつては、記
憶部は、いずれも並列なリード線（parallel
leads）を持つデータ・バス（data bus）とアド
レス・バス（address bus）とに接続するマイク
ロコンピユータの一部を形成し、 復号回路（decoding circuit）が上記アドレ
ス・バスに接続し、該復号回路はデータ入力信号
を供給するための出力端子を持ち、 この出力端子はもう１つ別のバツフア・レジス
タの入力端子に結合し、このバツフア・レジスタ
は更にデータ・バスに接続し、 該バツフア・レジスタは、復帰信号（reset
signal）及び標準信号（preparatory signal）を
供給するための出力端子を持ち、これらの出力は
フリツプフロツプの対応する入力に接続し、 該フリツプフロツプは更に、信号源での駆動に
同期する駆動信号（drive signal）を供給するた
めに時間信号発生器の出力に接続するトリガ入力
（trigger input）を持ち、 フリツプフロツプはまた、可能化信号（enable
signal）を与える出力を持ち、これは最初に述べ
たバツフア・レジスタの一部を形成するバツフ
ア・レジスタに与えるか、或いはもう１つ別のバ
ツフア・レジスタに与えるかのいずれかであり、 該最後に述べたバツフア・レジスタは、時間信
号発生器により供給されるデータ転送信号を受け
取るための入力と、データ・バスへの接続とを持
つことを特徴とする。

また別の実施例で、記憶部への短時間でのデー
タ受渡しが実現するものにあつては、上記最後に
述べたバツフア・レジスタは、並列入力・並列出
力タイプ（parallel−in，parallel−out type）
であるところの上記最初に述べたバツフア・レジ
スタの一部を形成するものであることを特徴とす
る。

更にもう１つ別の実施例で、計数器に接続する
バツフア・レジスタが可能な限り最も少ない数の
リード線を経由して記憶部に結合しているものに
あつては、上記最後に述べたバツフア・レジスタ
は、もう１つ別のバツフア・レジスタであり、上
記最初に述べたバツフア・レジスタは並列入力・
直列出力タイプであつて且つ直列入力を持ち、こ
れらのバツフア・レジスタは、直列入力・並列出
力シスト・レジスタ（shift register）を経由し
てデータ・バスに結合する直列配置（series
arrangement）で設けられて成ることを特徴とす
る。

〔実施例〕

以下、本発明を図面によりさらに説明する。

第１図は、ビデオ信号の信号源VSSと記憶部
Ｍと時間信号発生器TGとを有する信号解析回路
を示し、該時間信号発生器は３つのサブ発生器
TG１，TG２，TG３を含む。記憶部Ｍ（及びそ
の他すべての記憶部）と発生器TG３とはマイク
ロコンピユータμCの一部分を形成する。記憶部
Ｍは、行（rows）及び列（columns）に配置さ
れた（複数の）個別の記憶位置ｍを持ち、その記
憶位置の行はｍ１１…ｍ１７ないしｍ７１…ｍ７
７で表され、列はｍ１１…ｍ７１ないしｍ１７…
ｍ７７で表されている。記憶位置ｍの行及び列
は、信号源VSSにより供給されるビデオ信号VS
の、テレビジヨン・デイスプレイ中に同じように
配置された領域（regions）に対応する。そうす
ると該領域は、テレビジヨン画像がそれから組立
てられるところの引き続いているテレビジヨン・
ライン（複数）の対応する部分を含む。第１図で
はビデオ信号VSの有り得べき信号変化を、時間
の関数として示している。THはライン周期を表
し、これはライン走査期間THSとライン帰線消
去期間THBとを含む。ライン帰線消去期間THB
中には、例えば大地電位OVが、ビデオ信号VS
中に現れている。ライン走査期間THSは、Ｈ１，
Ｈ２，…，Ｈ７と表される明確に区分できる部分
（distinct portions）に区分される。本実施例で
は、１番目の数として、信号周期の明確に区分で
きる部分の数７がある。各領域内に生じるテレビ
ジヨン・ラインの数は、引き続く信号周期の２番
目の数とされる。625−ラインの飛び越し走査テ
レビジヨン・システム（an interlaced 625−
1ine television system）にあつては、飛び越し
走査された１テレビジヨン・フイールド当たり40
ラインが、２番目の数の一例とされる。そうする
と例えば、１テレビジヨン・フイールド当たり、
312.5ラインの内の約25ラインがフイールド帰線
消去期間中に生じるのであるから、１列
（column）当たり７つの領域が各飛び越し走査さ
れたテレビジヨン・フイールド中に存在する。領
域を異なる大きさとし、例えばテレビ画面の中央
にある領域には周縁部領域より大きい寸法を与え
ることも可能である。そうすれば、ライン走査期
間THSの部分のうちＨ１及びＨ７はその他の部
分より小さく、２番目の数である１領域当たりの
引き続くライン周期の数は、テレビ画面の中央で
は大きく、端では小さい。

上述のことは、525−ラインの飛び越し走査テ
レビジヨン・システムにも適用できるが、その場
合例えば、２番目の数は飛び越し走査された１テ
レビジヨン・フイールド当たり34ラインに等しい
か、或いはこの大きさの範囲の可変数となり、そ
れぞれ１列当たり７つの領域という結果になる。

発生器TG１を切り換え可能な構造とすること
により、幾つかの可能性を信号解析回路中に簡単
なやり方で実現できる。

以上の例からは、１行当たり７領域及び１列当
たり７領域なり、３番目の数である１テレビ画面
当たりの領域数は７×７＝49という結果になる。
７行７列の記憶位置ｍを持つ記憶部Ｍは、この３
番目の数である領域数に対応する。茲に示す最も
簡単な構造の記憶部Ｍは、７つの記憶位置ｍの単
一の行ｍ１１…ｍ１７を持ち、これを更にその整
数倍で拡大できる構造のものである。

ビデオ信号の信号源VSSは、第１図の回路の
入力端子ITに与えられる同期信号SSの制御の下
に、ビデオ信号VSを供給する。信号SSは、例え
ばライン同期パルスとフイールド同期パルス及び
等化パルスを持つ複合同期信号である。ビデオ信
号VSを持つ信号源VSSの出力は、出力端子OT
とアナログ−デイジタル変換器Ａ／Ｄの入力端子
とに接続される。ビデオ信号VSは、テレビ画像
表示用及び試験用にそれぞれ出力端子OTから取
り出すことができる。カラーテレビジヨンにあつ
ては、信号源VSSは例えば、輝度信号
（luminabce signal）すなわち単一又は複合色信
号を、信号VSとして生成する。

信号VSをＡ／Ｄ変換器に与えることは、これ
から実行しようとする信号解析にとつて重要であ
る。信号源VSSから制御される発生器TG１の発
生するクロツク・パルス信号CPSが、更にＡ／Ｄ
変換器に与えられる。このＡ／Ｄ変換器では、ア
ナログ信号VSがパルス列（pulse train）に変換
され、それを該変換器の出力として取り出すこと
ができる。この変換は最善のものでなければなら
ない、すなわち換言すれば線形に変換されたもの
でなければならない、これについてはオランダ国
特許出願第81052554号（特開昭58−94230号すな
わち特願昭57−203505号に相当）を参照された
い。Ａ／Ｄ変換器の出力は、信号VSの最大値が
クロツク・パルスの周波数を持つパルス列に対応
し、最大値の半分の値がクロツク・パルスの周波
数の半分の周波数を持つパルス列に対応し、等々
というようなデイジタル信号DVSになつている。
線形変換とは、瞬間信号値の最大信号値に対する
割合と、パルス列の周波数のクロツク・パルス周
波数に対する割合とが同じであるように、瞬間信
号値がパルス列の周波数に対応することを意味す
る。クロツク・パルス信号CPSの周波数は、例え
ば5MHzとする。

発生器TG１では、フイールド駆動信号すなわ
ち垂直駆動信号VDと、ライン走査期間THSの各
部分Ｈ１，Ｈ２，…，Ｈ７の始まる瞬間に対応す
るパルス・エツジを持つ同期信号SHと、計数器
復帰信号CRSと、情報転送信号又はデータ転送
信号DTRとを更に生成する。信号VDと信号SH
とは発生器TG２に与えられる。発生器TG２は
７つの出力を持ち、それらはそれぞれ信号SH１，
SH２，…，SH７を出力する。信HSH１，SH
２，…，SH７は、連続的（consecutive）且つ周
期的に生起する（periodically occurring）パル
スを持ち、該パルスの継続時間は、信号VS中の
信号周期THの個々の部分Ｈ１，Ｈ２，…，Ｈ７
に等しい。発生器TG２は、例えば８段ジヨンソ
ン計数器（8stage Johnson counter）の形をと
り、その計数入力として信号SHが与えられ、信
号VDは外部復帰信号として使われる。その代わ
りに、発生器TG２はシフト・レジスタから形成
することもできる。それ許りでなく、１ライン周
期TH当たり１外部復帰が交互に可能である。信
号SH１，SH２，…，SH７は、７つの２値計数
器（binary counters）BC１，BC２，…，BC７
の可能化入力端子（enable inputs）に個別に与
えられ、その計数入力端子（counting inputs）
には、デイジタル信号DVSを出力するＡ／Ｄ変
換器の出力端子が接続される。計数器BC１，BC
２，…，BC７は各々が復帰入力端子（reset
input）を持ち、計数器復帰信号CRSがそれらに
与えられる。

デイジタル信号DVSは、ライン周期THの部分
Ｈ１の間には２値計数器BC１により計数され、
部分Ｈ２の間には計数器BC２により計数され、
等々、部分Ｈ７の間には計数器BC７により計数
されるまでに及ぶ、ということが判る。然る後
に、その次のライン走査期間THSにおける同様
の手順が繰り返される、更に詳しく云えば、領域
の各行に伴うライン周期THの上記２番目の数だ
け繰り返される。その領域の最後のライン周期
TH中のライン走査期間THSの部分Ｈ７の終わ
りに、計数器BC１，BC２，…，BC７は、当該
領域に亙つての信号VSの平均値に対応する計数
結果で満たされる。第１図では、計数器BC１，
BC２，…，BC７は各々が１６の並列な出力を持
ち、例えばそのうちの１２が計数結果を２進符号
（binary code）で出力するのに用いられる。

７つの計数器BC１，BC２，…，BC７の16個
の出力は、７つのバツフア・レジスタBR１，
BR２，…，BR７の16個の入力に接続する。バ
ツフア・レジスタBR１，BR２，…，BR７は、
第１及び第２の情報又はデータ転送入力端子を持
ち、第１の入力端子は相互に連結されていて情報
又はデータ転送信号DTRを受信し、第２の入力
端子には個別に、情報又はデータ転送信号DTC
１，DTC２，…，DTC７が供給される。信号
DTRは、領域の行の最後のライン周期THのラ
イン帰線消去期間THB中に転送パルスを持ち、
これに応じて計数器BC１，BC２，…，BC７の
計数結果がバツフア・レジスタBR１，BR２，
…，BR７に転送される。然る後に、同じライン
帰線消去期間THB中に復帰パルスが信号CRS中
に生じ、これに応じて計数器BC１，BC２，…，
BC７は０に復帰し、領域のそれに引き続く行の
ライン周期THのライン走査期間THSの部分Ｈ
１，Ｈ２，…，Ｈ７でのその次の計数開始に備え
る。信号DTR中のパルスは例えばテレビジヨ
ン・ライン同期パルスと一致し、信号CRS中の
パルスは例えばカラーテレビジヨンでのバース
ト・ゲート（burst gate）パルスと一致する。バ
ツフア・レジスタBR１，BR２，…，BR７に一
時的に記憶された計数結果は、当該領域の全部に
亙つて考察された信号VSの平均値の観測値であ
る。

第１図に示すバツフア・レジスタBR１，BR
２，…，BR７は、各々が16個の並列な出力を持
つている。記憶された計数結果は、当該レジスタ
に与えられるデータ転送信号DTC１，DTC２，
…，DTC７中にパルスが存在するときに、１６
の並列出力のうちの１２から取り出すことができ
る。バツフア・レジスタBR１，BR２，…，BR
７は、３状態出力（３−state cutputs）を持つ
タイプのものである。バツフア・レジスタの出力
は16本のリード線を持つデータ・バスDBに接続
され、マイクロコンピユータμCはこのデータ・
バスDBに接続され、続いてマイクロコンピユー
タμCはアドレス・バスABに接続されている。該
アドレス・バスABは７本のリード線を持ち、こ
れは更に、データ転送信号DTC１，DTC２，
…，DTC７を供給する復号回路DECに接続され
ている。アドレス・バスABの７本のリード線の
うちの例えば６本が、記憶部Ｍの４９の記憶位置
ｍにアドレスするのに用いられ、残りの１本はマ
イクロコンピユータμCでデータ入力又は訂正デ
ータ出力を命令するのに用いられる。データ入力
の命令が与えられると、復号回路DECは、適切
な瞬間にパルスを持つデータ転送信号DTC１，
DTC２，…，DTC７を供給する許りではなく、
データ入力信号DIをもバツフア・レジスタBRに
供給する。バツフア・レジスタBRは、データ・
バスDBに接続される。データ入力信号DIを受け
取つた後、バツフア・レジスタBRはフリツプフ
ロツプFFに対し、マイクロコンピユータμCによ
り定められる瞬間にフリツプフロツプ復帰信号
FRSを与え、そして然る後に準備信号
（preparatory signal）DFを与える。フリツプフ
ロツプFFは例えばＤタイプのもので、そのトリ
ガ入力にトリガパルス・エツジが生起した時のＤ
入力における論理値が、若しこの値が既にあるの
でなければフリツプフロツプ出力に同一の値をも
たらすものである。垂直駆動信号VDが、フリツ
プフロツプFFへのトリガ信号として与えられる。
フリツプフロツプFFが復帰した後で、フリツプ
フロツプ出力に論理０を与え、データ入力に対応
する準備信号DFに論理１を与え、そして垂直駆
動信号VDにトリガパルス・エツジが生起する
と、これが結果としてフリツプフロツプ出力に論
理１をもたらす。そうすると可能化信号（enable
signal）ESがバツフア・レジスタBR１に与えら
れる。バツフア・レジスタBR１が可能化される
と、垂直駆動信号VDにトリガパルス・エツジが
生起した後に、バツフア・レジスタBR１の（16
個の出力のうち12個が計数結果に関与するが）計
数結果に関与しない４個の出力のうちの１つが、
論理１を出力させられるという結果になる。この
論理１が、マイクロコンピユータμCに対して、
バツフア・レジスタBR１，BR２，…，BR７は
計数結果で満たされており、それらの計数結果は
領域の第１行に係わるものであり、記憶位置ｍの
第１行ｍ１１…ｍ１７に記憶されるべきものであ
る、ということを表す標識として用いられる。可
能化信号ESをレジスタBR１に与える代わりに、
他のレジスタBR２，…，BR７のうちの１つに
交互に与えることもできる。

計数器BC１，BC２，…，BC７が領域の第２
行のパルスを計数している時間の間に、マイクロ
コンピユータμCには、バツフア・レジスタBR
１，BR２，…，BR７からデータ・バスDB経由
で計数結果を読み出し、これを記憶位置ｍの第１
行ｍ１１…ｍ１７に記憶させる機会がある。計数
結果がバツフア・レジスタBR１から読み出され
た後で、マイクロコンピユータμCはバツフア・
レジスタBRに、論理０を信号DF中に供給させ
る、そしてその結果としてバツフア・レジスタ
BR１は内部的に復帰する。然る後に信号DF中に
は再び論理１が戻る。バツフア・レジスタBR７
から情報が転送された後で、領域の第２行におけ
る計数の完了に伴う信号DTR中のその次の転送
パルスが生起することになり、その指示がマイク
ロコンピユータμCに与えられる。

記憶部Ｍの49番目の記憶位置ｍ７７が満たされ
た後で、マイクロコンピユータμCは例えばプロ
グラムに従つてデータ入力及び記憶を終了する。
然る後に、記憶されたデータはプログラムに従つ
てマイクロコンピユータμCにより処理されるこ
とができる。データ処理の後に、マイクロコンピ
ユータμCは最終的に得られた訂正データを記憶
部Ｍ又は別の記憶部に記憶させることができ、そ
れから該訂正データは、図示されていないデイジ
タル−アナログ変換の後で出力端子OTから得ら
れるアナログ信号VSと組合せるために、例えば
循環的且つ同期的に（cyclically and
synchronously）データ・バスDBに供給される
ことができる。

信号ESと信号DFとは、マイクロコンピユータ
μCにおけるデータ入力を信号源VSSの信号生成
と、同期的に結合させるように作動する、という
ことが理解できよう。マイクロコンピユータμC
がデータ入力に従事していない時には、μCは信
号訂正のために働くことができる。データ入力へ
の命令を受け取つた後、マイクロコンピユータ
μCはこの目的のための体制を採り、信号列DI，
FRS，DF，VD，ES，DTR，DTCの後で、μC
自身をバツフア・レジスタBR１，BR２，…，
BR７に結合させ、その結果として信号SSにより
制御される信号源VSSに結合させる。そうする
と、領域の各行の最後のライン周期THのライン
帰線消去期間THBの間に、計数結果はまずバツ
フア・レジスタBR１，BR２，…，BR７に引き
継がれ、それから計数器BC１，BC２，…，BC
７は復帰する。然る後に、その次の計数動作中に
記憶位置ｍの関連の行はすべての所望の任意の瞬
間に満たされることができる。満たされた後はそ
の次の計数結果が取り出せるようになる瞬間ま
で、マイクロコンピユータμCは別の命令を実行
することができる。

発生器TG２の制御の下に計数器BC１，BC２，
…BC７によるデイジタル信号DVS中のパルス列
における計数は、いかなるパルスも失われること
なく、領域が正確に決定されることを保証する。
その結果は、領域ごとの最善の、妨害には関係な
い計数の実現である。計数結果のバツフア・レジ
スタBR１，BR２，…，BR７への転送及び計数
器BC１，BC２，…，BC７の復帰もまた、これ
らの動作がライン帰線消去期間THBの間に実行
されるのであるから、妨害が生じないことを保証
する。

第１図に示す信号解析回路は、可能化特性
（enable feature）を具える２値計数器BC１，
BC２，…，BC７を有し、それに対しこの可能化
特性を使用するために、信号SH１，SH２，…
SH７が可能化入力端子に与えられる。第２図は、
可能化特性を持たない単純な構造の計数器が使用
できる別の解答を示す。第１図は更に、バツフ
ア・レジスタBR１，BR２，…，BR７が並列入
力・並列出力タイプ（parallel−in，parallel−
out type）のものであることを示している。この
ことはマイクロコンピユータμCへの短時間での
データ受け渡しを可能ならしめるが、しかしデー
タ・バスDBへの16本のリード線の接続を７組も
必要とする。第２図はこれとは別の解答を示すも
ので、可能な限り量も少ない数の接続とリード線
しか必要としないが、しかしマイクロコンピユー
タμCへのデータ受け渡しに要する時間は増大す
る。

第２図では、第１図に出てくるのと同じコンポ
ネントや信号が第２図にも出てくるときには同じ
記号が使われている。同じ機能を果たすが若干変
更されたり追加されたコンポネントには、′を付
した記号が用いられる。第２図では、発生器TG
２は信号SH１，SH２，…，SH７をそれぞれの
ゲートＧ１，Ｇ２，…，Ｇ７の入力端子に与え、
そのもう１つの入力端子にはデイジタル信号
DVSが与えられる。ゲートＧ１，Ｇ２，…，Ｇ
７の出力はそれぞれの２値計数器BC１′，BC
２′，…，BC７′の計数入力に接続される。これ
らの２値計数器BC１′，BC２′，…，BC７′は可
能化特性を持たない。ゲートＧ１，Ｇ２，…，Ｇ
７はデイジタル信号DVS中のパルス列を計数器
BC１′，BC２′，…，BC７′に分配する役割を務
める。

第２図に示すバツフア・レジスタBR１′，BR
２′，…BR７′は並列入力・直列出力タイプ
（parallel−in，series−out type）のもので、更
に直列入力（series input）も持つている。バツ
フア・レジスタBR１′の直列入力はバツフア・
レジスタBR２′の出力に接続され、それ以後の
バツフア・レジスタも同様に接続されているの
で、結果としてバツフア・レジスタBR１′，BR
２′，…，BR７′は直列配置になつている。バツ
フア・レジスタBR１′の出力は該直列配置の出
力を形成して、直列入力・並列出力シフトレジス
タSPRの信号入力に接続する。シフトレジスタ
SPRは３状態出力（３−state outputs）を持つ
タイプのもので、これらの出力はデータ・バス
DBに接続される。レジスタSPRのクロツク・パ
ルス入力及びレジスタBR１′，BR２′，…，BR
７′のクロツク・パルス入力がデータ転送パルス
発生器DTGの出力に接続され、該発生器の入力
は復号回路DEC′の出力に接続される。バツフ
ア・レジスタBR１′，BR２′，…，BR７′は計
数結果で満たされたという指示（信号DTR−こ
れについては後で更に説明する）を、マイクロコ
ンピユータμCが受け取つた瞬間の後に、発生器
DTGは16クロツク・パルスの７つのバーストを
供給し、これに応じて計数結果がバツフア・レジ
スタBR１′，BR２′，…，BR７′からレジスタ
SPRに順次連続して与えられる。クロツク・パ
ルスのバーストの間に、レジスタSPRは計数結
果をマイクロコンピユータμCに与える。

バツフア・レジスタBR１′，BR２′，…，BR
７′が計数結果で満たされたという、第２図のマ
イクロコンピユータμCに対する指示は、もう１
つのバツフア・レジスタBR′に供給される。該バ
ツフア・レジスタBR′は、第１図のバツフア・レ
ジスタBR１が可能化信号ES、データ転送信号
DTR及び復帰機能を持つ信号DFの制御の下に果
たした機能と同一の機能を実行する。

以上の記述は、１フイールド周期中に計数が複
数の領域で実行され、それは記憶部Ｍに蓄積され
た後で、記録された情報を処理することが可能な
ことを説明している。多数のフイールド周期のう
ちの各周期に繰り返して計数を実行することも、
もしそうしたいならば可能であり、従つて計数結
果としては、上記多数のフイールド周期に亙つて
考察した１領域当たりの平均値が得られる。

以上の信号解析回路は、一例としてビデオ信号
VSに基づいて記述されたものである。たがこの
回路はビデオ信号にのみ限定されるものではな
く、フアクシミリ信号やレーダー信号にも応用で
きる。

【図面の簡単な説明】

第１図は、本発明による信号解析回路の１番目
の実施例を示す図であり、第２図は同じく２番目
の実施例を示す図である。 AB…アドレス・バス、Ａ／Ｄ…アナログ−デ
イジタル変換器、BC１，BC２，…，BC７…２
値計数器、BR；BR１，BR２，…，BR７…バ
ツフア・レジスタ、CPS…クロツク・パルス信
号、CRS…計数器復帰信号、DB…データ・バ
ス、DEC…復号回路、DF…準備信号、DI…デー
タ入力信号、DTC１，DTC２，…，TC１…デ
ータ転送信号、DTG…データ転送パルス発生器、
DTR…データ転送信号、DVS…デイジタル信号
（Ａ／Ｄの出力）、ES…可能化信号、FF…フリツ
プフロツプ、FRS…復帰信号、Ｇ１，Ｇ２，…，
Ｇ７…ゲート、Ｈ１，Ｈ２，…，Ｈ７…ライン走
査期間の明確に区分できる部分、IT…入力端子、
Ｍ…記憶部、μC…マイクロコンピユータ、OT…
出力端子、OV…大地電位、SH…時間信号発生
器TG１の出力する同期信号、SH１，SH２，
…，SH７…時間信号発生器TG２の出力する継
続時間がそれぞれＨ１，Ｈ２，…，Ｈ７…に等し
い信号、SS…同期信号、TG１，TG２，TG３…
時間信号発生器、TH…ライン周期、THB…ラ
イン帰線消去期間、THS…ライン走査期間、VD
…垂直駆動信号、VS…ビデオ信号、VSS…（ビ
デオ信号の）信号源。

Claims (1)

1. 【特許請求の範囲】 １ 周期的に生起する信号用の信号解析回路であ
   つて、 該信号解析は、各信号周期の少なくとも１つの
   部分が更に、以後これを１番目の数と称するとこ
   ろのある数に明確に区分された部分でそれぞれ個
   別に実行されるものであり、該各信号周期という
   のは、以後これを２番目の数と称するところのあ
   る数の引き続いている信号周期のうちの１つであ
   り、 該回路は、周期的に生起する信号VSを供給す
   るための出力端子を持つ信号源VSSと、 上記２番目の数の引き続いている信号周期のう
   ちの各信号部分の上記更に明確に区分された部分
   の１つで常に生起している信号電圧に対応する情
   報を、その各々の中に記憶するところの複数の個
   別の記憶位置を持つ記憶部Ｍと、 周期的に生起する信号を供給する信号源を同期
   的に制御するための時間信号発生器TGとを具備
   して成り、また 該記憶部は、上記１番目の数に等しいか或いは
   その倍数である３番目の数だけ存在する個別の記
   憶位置を持つて成る信号解析回路において、 信号源は、パルス列を供給するための出力端子
   を持つアナログ−デイジタル変換器Ａ／Ｄの入力
   端子に結合し、該出力端子は、上記１番目の数で
   ある信号周期の部分の数に等しい数の計数器BC
   １，…，BC７の計数入力端子に結合し、 該計数器は、上記２番目の数の引き続いている
   信号周期のうちの各信号周期の上記明確に区分さ
   れた部分の間に、時間信号発生器TGの制御の下
   に順次連続的に且つ周期的にパルスを計数するよ
   うに作動し、また該計数器は、計数結果を供給す
   るための並列出力を持ち、これらの並列出力は、
   その数が上記１番目の数に等しいバツフア・レジ
   スタBR１，…，BR７の並列入力に結合し、 上記時間信号発生器は、計数結果を上記２番目
   の数の引き続いている信号周期のうちの最後の信
   号周期の終わりにバツフア・レジスタへ転送する
   ため及び然る後に計数器を復帰させるために、バ
   ツフア・レジスタ及び計数器に結合し、 バツフア・レジスタの出力は、記憶部Ｍのデー
   タ入力に結合して成ることを特徴とする信号解析
   回路。 ２ 時間信号発生器TGは、バツフア・レジスタ
   をデータで満たした後及びその次のデータで満た
   す前に生じるパルスを伴うデータ転送信号DTC
   を供給するために、バツフア・レジスタBR１，
   …，BR７と個別の記憶位置を持つ記憶部Ｍと結
   合して成ることを特徴とする特許請求の範囲第１
   項に記載の信号解析回路。 ３ アナログ−デイジタル変換器（Ａ／Ｄ）の出
   力は、その数が上記１番目の数に等しいゲートＧ
   １，…，Ｇ７の入力に接続し、 各ゲートのもう１つ別の入力は、上記２番目の
   数の引き続いている信号周期のうちの各信号周期
   の上記明確に区分された部分に等しいパルス時間
   を持ち順次連続的且つ周期的に生起するパルスを
   供給するために、時間信号発生器TGの出力に接
   続し、 ゲートの出力は、計数器BC１′，…，BC７′の
   計数入力に接続して成ることを特徴とする特許請
   求の範囲第１項又は第２項に記載の信号解析回
   路。 ４ 時間信号発生器TGは、上記２番目の数の引
   き続いている信号周期のうちの各信号周期の上記
   明確に区分された部分に等しい周期を持つパルス
   を受け取るために、入力端子を具え、またパルス
   の計数を実行するための順次連続的且つ周期的に
   生起するパルスを供給するために、別個の出力端
   子を具える発生器を有することを特徴とする特許
   請求の範囲第１項ないし第３項のうちのいずれか
   １項に記載の信号解析回路。 ５ 記憶部Ｍは、いずれも並列なリード線を持つ
   データ・バスDBとアドレス・バスABとに接続
   するマイクロコンピユータμCの一部を形成し、 復号回路DECが上記アドレス・バスに接続さ
   れ、該復号回路DECはデータ入力信号DIを供給
   するための出力端子を持ち、 この出力端子はもう１つ別のバツフア・レジス
   タBRの入力端子に結合し、このバツフア・レジ
   スタは更にデータ・バスに接続し、 該バツフア・レジスタは、復帰信号FRS及び
   準備信号DFを供給するための出力端子を持ち、
   これらの出力はフリツプフロツプFFの対応する
   入力に接続し、 該フリツプフロツプFFは更に、信号源での駆
   動に同期する駆動信号を供給するために時間信号
   発生器TGの出力に接続するトリガ入力を持ち、 フリツプフロツプはまた、可能化信号を与える
   出力を持ち、これは最初に述べたバツフア・レジ
   スタBR１，…，BR７の一部を形成するバツフ
   ア・レジスタBR１に与えるか、或いはもう１つ
   別のバツフア・レジスタに与えるかのいずれかで
   あり、 該最後に述べたバツフア・レジスタは、時間信
   号発生器TGにより供給されるデータ転送信号
   DTRを受け取るための入力と、データ・バスへ
   の接続とを持つてなる成ることを特徴とする特許
   請求の範囲第１項ないし第４項のうちのいずれか
   １項に記載の信号解析回路。 ６ 上記最後に述べたバツフア・レジスタは、並
   列入力・並列出力タイプであるところの上記最初
   に述べたバツフア・レジスタBR１，…，BR７
   の一部を形成するものであることを特徴とする特
   許請求の範囲第５項に記載の信号解析回路。 ７ 上記最後に述べたバツフア・レジスタは、も
   う１つ別のバツフア・レジスタであり、 上記最初に述べたバツフア・レジスタBR１′，
   …BR７′は並列入力・直列出力タイプであつて
   且つ直列入力を持ち、これらのバツフア・レジス
   タは、直列入力・並列出力シフト・レジスタ
   SPRを経由してデータ・バスに結合する直列配
   置で設けられて成ることを特徴とする特許請求の
   範囲第５項に記載の信号解析回路。