JPH04302217A - 電圧制御発振回路 - Google Patents
電圧制御発振回路Info
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- JPH04302217A JPH04302217A JP3066426A JP6642691A JPH04302217A JP H04302217 A JPH04302217 A JP H04302217A JP 3066426 A JP3066426 A JP 3066426A JP 6642691 A JP6642691 A JP 6642691A JP H04302217 A JPH04302217 A JP H04302217A
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- Japan
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- circuit
- detection circuit
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- 230000010355 oscillation Effects 0.000 title claims abstract description 23
- 238000001514 detection method Methods 0.000 claims abstract description 20
- 238000010586 diagram Methods 0.000 description 6
- 239000000872 buffer Substances 0.000 description 5
- 238000003708 edge detection Methods 0.000 description 5
- 230000002596 correlated effect Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は電圧制御発振回路（以
下、「ＶＣＯ回路」という）に関し、特にたとえばシリ
コンチップ上に形成された集積回路（以下、「ＩＣ」と
いう）に内蔵されるＶＣＯ回路に関する。
下、「ＶＣＯ回路」という）に関し、特にたとえばシリ
コンチップ上に形成された集積回路（以下、「ＩＣ」と
いう）に内蔵されるＶＣＯ回路に関する。
【０００２】
【従来の技術】図４に示すように、ＩＣにＶＣＯ回路１
を内蔵する場合、１以上の利得を有するアンプ２の出力
をバンドパスフィルタ（以下、「ＢＰＦ」という）３に
よってその入力に帰還させる。したがって、このＶＣＯ
回路１はＢＰＦ３の共振周波数で発振する。このＢＰＦ
３をＩＣに内蔵すると、ＩＣ内の素子のばらつき等によ
りＢＰＦ３の特性すなわち発振周波数にばらつきを生じ
る。そこで、従来、このばらつきを補償するために、外
部から調整するか、あるいは図２に示すように、ＩＣ内
にダミーの基準フィルタ４を設け、基準フィルタ４に基
準信号を入力するようにしている。この場合、基準フィ
ルタ４の出力が基準信号とともに比較器５に入力され、
両者がそこで位相比較される。この位相比較器５の出力
が、ローパスフィルタ６を通して、基準フィルタ４にコ
ントロール電圧として帰還されるとともに、ＢＰＦ３の
コントロール電圧として与えられる。
を内蔵する場合、１以上の利得を有するアンプ２の出力
をバンドパスフィルタ（以下、「ＢＰＦ」という）３に
よってその入力に帰還させる。したがって、このＶＣＯ
回路１はＢＰＦ３の共振周波数で発振する。このＢＰＦ
３をＩＣに内蔵すると、ＩＣ内の素子のばらつき等によ
りＢＰＦ３の特性すなわち発振周波数にばらつきを生じ
る。そこで、従来、このばらつきを補償するために、外
部から調整するか、あるいは図２に示すように、ＩＣ内
にダミーの基準フィルタ４を設け、基準フィルタ４に基
準信号を入力するようにしている。この場合、基準フィ
ルタ４の出力が基準信号とともに比較器５に入力され、
両者がそこで位相比較される。この位相比較器５の出力
が、ローパスフィルタ６を通して、基準フィルタ４にコ
ントロール電圧として帰還されるとともに、ＢＰＦ３の
コントロール電圧として与えられる。
【０００３】この図４の構成によれば、基準フィルタ４
とＢＰＦ３とは同一ＩＣ内に構成されているので、ＢＰ
Ｆ３はその基準フィルタ４と同一もしくはそれに相関す
る抵抗や容量を含み、したがって、基準フィルタ４から
の出力の値が所望の値になるように基準フィルタ４を制
御しかつ同一もしくはそれに相関する制御信号によって
ＢＰＦ３を制御すれば、ＢＰＦ３が結果的に基準フィル
タ４と同じもしくはそれに相関する特性に調整される。 したがって、ＶＣＯ回路１の発振周波数を調整するため
に、ＢＰＦ３を外部から調整する必要はない。
とＢＰＦ３とは同一ＩＣ内に構成されているので、ＢＰ
Ｆ３はその基準フィルタ４と同一もしくはそれに相関す
る抵抗や容量を含み、したがって、基準フィルタ４から
の出力の値が所望の値になるように基準フィルタ４を制
御しかつ同一もしくはそれに相関する制御信号によって
ＢＰＦ３を制御すれば、ＢＰＦ３が結果的に基準フィル
タ４と同じもしくはそれに相関する特性に調整される。 したがって、ＶＣＯ回路１の発振周波数を調整するため
に、ＢＰＦ３を外部から調整する必要はない。
【０００４】
【発明が解決しようとする課題】しかしながら、図４に
示す従来技術においては、ＩＣ内にダミーの基準フィル
タを設けるため、素子数が増大し、さらに基準信号が必
要となる欠点がある。それゆえに、この発明の主たる目
的は、基準フィルタや基準信号を用いず、しかもＢＰＦ
を外部から調整する必要がない、ＶＣＯ回路を提供する
ことである。
示す従来技術においては、ＩＣ内にダミーの基準フィル
タを設けるため、素子数が増大し、さらに基準信号が必
要となる欠点がある。それゆえに、この発明の主たる目
的は、基準フィルタや基準信号を用いず、しかもＢＰＦ
を外部から調整する必要がない、ＶＣＯ回路を提供する
ことである。
【０００５】
【課題を解決するための手段】この発明は、簡単にいえ
ば、アンプ、アンプの入力と出力との間に接続されかつ
コントロール電圧により共振周波数を制御できるバンド
パスフィルタ、およびアンプから出力される発振信号の
周波数を検出し、その出力電圧をバンドパスフィルタの
コントロール電圧へ供給する周波数検出回路を備える、
電圧制御発振回路である。
ば、アンプ、アンプの入力と出力との間に接続されかつ
コントロール電圧により共振周波数を制御できるバンド
パスフィルタ、およびアンプから出力される発振信号の
周波数を検出し、その出力電圧をバンドパスフィルタの
コントロール電圧へ供給する周波数検出回路を備える、
電圧制御発振回路である。
【０００６】
【作用】周波数検出回路はＶＣＯ回路の発振周波数その
ものを検出し、発振周波数が規定範囲内の周波数ならば
ハイインピーダンスとなり、規定範囲より周波数が低い
ときはハイレベルとなり、また規定範囲より周波数が高
いときはローレベルとなる信号を出力する。この周波数
検出回路の出力信号によりＢＰＦの共振周波数が制御さ
れるので、ＶＣＯ回路は規定範囲内の周波数で発振する
。
ものを検出し、発振周波数が規定範囲内の周波数ならば
ハイインピーダンスとなり、規定範囲より周波数が低い
ときはハイレベルとなり、また規定範囲より周波数が高
いときはローレベルとなる信号を出力する。この周波数
検出回路の出力信号によりＢＰＦの共振周波数が制御さ
れるので、ＶＣＯ回路は規定範囲内の周波数で発振する
。
【０００７】
【発明の効果】この発明によれば、ＢＰＦを制御するた
めに基準フィルタや基準信号を設ける必要がない。した
がって、ＩＣ内の素子数の低減が図れ、しかも外部から
の調整や外付の共振回路を必要としない。そのため、こ
の発明によれば、外部調整不要のＶＣＯ回路を簡単な回
路でＩＣ内に実現できる。この発明の上述の目的，その
他の目的，特徴および利点は、図面を参照して行う以下
の実施例の詳細な説明から一層明らかとなろう。
めに基準フィルタや基準信号を設ける必要がない。した
がって、ＩＣ内の素子数の低減が図れ、しかも外部から
の調整や外付の共振回路を必要としない。そのため、こ
の発明によれば、外部調整不要のＶＣＯ回路を簡単な回
路でＩＣ内に実現できる。この発明の上述の目的，その
他の目的，特徴および利点は、図面を参照して行う以下
の実施例の詳細な説明から一層明らかとなろう。
【０００８】
【実施例】この発明の一実施例として、８ミリＶＴＲの
クロマ信号処理回路用ＩＣのＶＣＯ回路を図１のブロッ
ク図に従って説明する。しかしながら、この発明は他の
任意のＩＣに内蔵するＶＣＯ回路に適用できることを予
め指摘しておく。図１に示すＶＣＯ回路１０は利得が１
以上のアンプ１２を含み、このアンプ１２の出力がＢＰ
Ｆ１４および周波数検出回路１６に与えられる。ＢＰＦ
１４の共振周波数はコントロール電圧によって制御でき
、かつその位相特性は共振周波数で０°である。周波数
検出回路１６は発振信号の周波数を検出（カウント）し
、その出力がＢＰＦ１４のコントロール電圧に与えられ
る。
クロマ信号処理回路用ＩＣのＶＣＯ回路を図１のブロッ
ク図に従って説明する。しかしながら、この発明は他の
任意のＩＣに内蔵するＶＣＯ回路に適用できることを予
め指摘しておく。図１に示すＶＣＯ回路１０は利得が１
以上のアンプ１２を含み、このアンプ１２の出力がＢＰ
Ｆ１４および周波数検出回路１６に与えられる。ＢＰＦ
１４の共振周波数はコントロール電圧によって制御でき
、かつその位相特性は共振周波数で０°である。周波数
検出回路１６は発振信号の周波数を検出（カウント）し
、その出力がＢＰＦ１４のコントロール電圧に与えられ
る。
【０００９】この実施例のＶＣＯ回路１０は、ＢＰＦ１
４を含む帰還ループの位相が同相かつ利得が１以上のと
きに発振する。すなわち、ＢＰＦ１４の共振周波数での
位相特性は０°であるので、アンプ１２の入出力間を同
相にすれば、このＶＣＯ回路１０はＢＰＦ１４の共振周
波数で発振する。そして、周波数検出回路１６によって
アンプ１２の出力すなわちＶＣＯ回路１０の発振周波数
を検出する。周波数検出回路１６は、発振周波数が規定
範囲内の周波数ならばハイインピーダンスとなり、発振
周波数が規定範囲より低いときはハイレベルとなり、逆
に高いときはローレベルとなるように予め設定された信
号を出力する。この周波数検出回路１６の出力電圧によ
ってＢＰＦ１４の共振周波数が制御されるので、ＶＣＯ
回路１０は上述の規定範囲内の周波数で発振することに
なる。
４を含む帰還ループの位相が同相かつ利得が１以上のと
きに発振する。すなわち、ＢＰＦ１４の共振周波数での
位相特性は０°であるので、アンプ１２の入出力間を同
相にすれば、このＶＣＯ回路１０はＢＰＦ１４の共振周
波数で発振する。そして、周波数検出回路１６によって
アンプ１２の出力すなわちＶＣＯ回路１０の発振周波数
を検出する。周波数検出回路１６は、発振周波数が規定
範囲内の周波数ならばハイインピーダンスとなり、発振
周波数が規定範囲より低いときはハイレベルとなり、逆
に高いときはローレベルとなるように予め設定された信
号を出力する。この周波数検出回路１６の出力電圧によ
ってＢＰＦ１４の共振周波数が制御されるので、ＶＣＯ
回路１０は上述の規定範囲内の周波数で発振することに
なる。
【００１０】ここで、図３のタイミング図を参照して、
図２に詳細に示す周波数検出回路１６を説明する。周波
数検出回路１６は、図３に示すように分周器１８を含み
、この分周器１８は、映像信号のコンポジット同期信号
から１／２水平（Ｈ）周期の等価パルスが除去された水
平同期信号すなわち図３（ａ）に示すようなＨＳＹＮＣ
信号を５分周する。分周器１８によって分周された図
３（ｂ）に示す５Ｈ信号はエッジ検出回路２０に与えら
れ、そこでこの信号の立ち上がりが検出される。カウン
タ２２はＶＣＯ出力信号をクロックとして受ける１２ビ
ットカウンタであり、このカウンタ２２はエッジ検出回
路２０からの出力すなわち図３（ｄ）に示すリセット信
号によってリセットされる。そして、カウンタ２２の出
力がデコーダ２４に入力される。
図２に詳細に示す周波数検出回路１６を説明する。周波
数検出回路１６は、図３に示すように分周器１８を含み
、この分周器１８は、映像信号のコンポジット同期信号
から１／２水平（Ｈ）周期の等価パルスが除去された水
平同期信号すなわち図３（ａ）に示すようなＨＳＹＮＣ
信号を５分周する。分周器１８によって分周された図
３（ｂ）に示す５Ｈ信号はエッジ検出回路２０に与えら
れ、そこでこの信号の立ち上がりが検出される。カウン
タ２２はＶＣＯ出力信号をクロックとして受ける１２ビ
ットカウンタであり、このカウンタ２２はエッジ検出回
路２０からの出力すなわち図３（ｄ）に示すリセット信
号によってリセットされる。そして、カウンタ２２の出
力がデコーダ２４に入力される。
【００１１】デコーダ２４は互いに異なるカウンタ２２
の第１および第２のカウント値を検出したとき第１およ
び第２の信号を出力する。図３（ｅ）に示す第１の信号
はＲＳフリップフロップ２６のセット入力に与えられ、
図３（ｆ）に示す第２の信号はＲＳフリップフロップ２
８のセット入力に与えられる。このＲＳフリップフロッ
プ２６および２８は、ともに、先のカウンタ２２と同じ
ように、エッジ検出回路２０の出力（リセット信号）で
リセットされる。そして、図３（ｇ）に示すＲＳフリッ
プフロップ２６出力がＡＮＤゲート３０の一方入力に、
そして反転されてＡＮＤゲート３２の他方入力に、それ
ぞれ与えられる。図３（ｈ）に示すＲＳフリップフロッ
プ２８の出力がＡＮＤゲート３０の他方入力に、そして
反転されてＡＮＤゲート３２の他方入力に、それぞれ与
えられる。
の第１および第２のカウント値を検出したとき第１およ
び第２の信号を出力する。図３（ｅ）に示す第１の信号
はＲＳフリップフロップ２６のセット入力に与えられ、
図３（ｆ）に示す第２の信号はＲＳフリップフロップ２
８のセット入力に与えられる。このＲＳフリップフロッ
プ２６および２８は、ともに、先のカウンタ２２と同じ
ように、エッジ検出回路２０の出力（リセット信号）で
リセットされる。そして、図３（ｇ）に示すＲＳフリッ
プフロップ２６出力がＡＮＤゲート３０の一方入力に、
そして反転されてＡＮＤゲート３２の他方入力に、それ
ぞれ与えられる。図３（ｈ）に示すＲＳフリップフロッ
プ２８の出力がＡＮＤゲート３０の他方入力に、そして
反転されてＡＮＤゲート３２の他方入力に、それぞれ与
えられる。
【００１２】図３（ｉ）および図３（ｊ）に示すＡＮＤ
ゲート３０および３２の出力は、それぞれ、Ｄフリップ
フロップ３４および３６のＤ入力に与えられ、Ｄフリッ
プフロップ３４および３６のラッチ信号としては、図３
（ｃ）に示すエッジ検出回路２０の出力が与えられる。 そして、Ｄフリップフロップ３４および３６の出力がＡ
ＮＤゲート３８の一方入力およびＡＮＤゲート４０の一
方入力に与えられる。ＡＮＤゲート３８および４０の他
方入力には、共通的に、分周器１８の出力すなわち図３
（ｂ）に示す５Ｈ信号が与えられる。そして、ＡＮＤゲ
ート３８および４０の出力は、それぞれ、３状態バッフ
ァ４２および４４のコントロール端子に入力される。３
状態バッファ４２は、コントロール端子がハイレベルの
ときローレベルとなり、コントロール端子がハイレベル
のときハイインピーダンスとなり、３状態バッファ４４
は、コントロール端子がハイレベルのときハイレベルと
なり、コントロール端子がローレベルのときハイインピ
ーダンスとなる。そして、３状態バッファ４２および４
４の出力がこの周波数検出回路１６の出力信号として、
ＢＰＦ１４のコントロール電圧として供給される。
ゲート３０および３２の出力は、それぞれ、Ｄフリップ
フロップ３４および３６のＤ入力に与えられ、Ｄフリッ
プフロップ３４および３６のラッチ信号としては、図３
（ｃ）に示すエッジ検出回路２０の出力が与えられる。 そして、Ｄフリップフロップ３４および３６の出力がＡ
ＮＤゲート３８の一方入力およびＡＮＤゲート４０の一
方入力に与えられる。ＡＮＤゲート３８および４０の他
方入力には、共通的に、分周器１８の出力すなわち図３
（ｂ）に示す５Ｈ信号が与えられる。そして、ＡＮＤゲ
ート３８および４０の出力は、それぞれ、３状態バッフ
ァ４２および４４のコントロール端子に入力される。３
状態バッファ４２は、コントロール端子がハイレベルの
ときローレベルとなり、コントロール端子がハイレベル
のときハイインピーダンスとなり、３状態バッファ４４
は、コントロール端子がハイレベルのときハイレベルと
なり、コントロール端子がローレベルのときハイインピ
ーダンスとなる。そして、３状態バッファ４２および４
４の出力がこの周波数検出回路１６の出力信号として、
ＢＰＦ１４のコントロール電圧として供給される。
【００１３】動作において、エッジ検出回路２０からの
リセット信号により５Ｈ期間毎にリセットされる１２ビ
ットカウンタ２２は、５Ｈの期間のクロックの数をカウ
ントする。カウンタ２２によって規定範囲の値すなわち
第１および第２のカウント値がカウントされると、デコ
ーダ２４から第１および第２の信号が出力される。この
デコード信号がそれぞれＲＳフリップフロップ２６およ
び２８をセットする。
リセット信号により５Ｈ期間毎にリセットされる１２ビ
ットカウンタ２２は、５Ｈの期間のクロックの数をカウ
ントする。カウンタ２２によって規定範囲の値すなわち
第１および第２のカウント値がカウントされると、デコ
ーダ２４から第１および第２の信号が出力される。この
デコード信号がそれぞれＲＳフリップフロップ２６およ
び２８をセットする。
【００１４】ＲＳフリップフロップ２６および２８のＱ
出力はそれぞれＡＮＤゲート３０および３２に入力され
、したがって２つの信号がいずれもローレベルであると
きＡＮＤゲート３２の出力がハイレベルとなり、２つの
信号がいずれもハイレベルであるときＡＮＤゲート３０
の出力がハイレベルとなる。このＡＮＤゲート３０およ
び３２からの出力信号は、それぞれ、ラッチ信号の立ち
上がりに応答してＤフリップフロップ３４および３６に
ラッチされ、次のラッチ信号が入力される５Ｈ期間保持
される。さらに、このラッチされた信号は、ＡＮＤゲー
ト３８および４０において５Ｈ信号によって、５Ｈ期間
で１Ｈ期間のみハイレベルとなるようにゲートされ、３
状態バッファ４２および４４のコントロール端子へ入力
される。
出力はそれぞれＡＮＤゲート３０および３２に入力され
、したがって２つの信号がいずれもローレベルであると
きＡＮＤゲート３２の出力がハイレベルとなり、２つの
信号がいずれもハイレベルであるときＡＮＤゲート３０
の出力がハイレベルとなる。このＡＮＤゲート３０およ
び３２からの出力信号は、それぞれ、ラッチ信号の立ち
上がりに応答してＤフリップフロップ３４および３６に
ラッチされ、次のラッチ信号が入力される５Ｈ期間保持
される。さらに、このラッチされた信号は、ＡＮＤゲー
ト３８および４０において５Ｈ信号によって、５Ｈ期間
で１Ｈ期間のみハイレベルとなるようにゲートされ、３
状態バッファ４２および４４のコントロール端子へ入力
される。
【００１５】ここで、ＮＴＳＣ方式のとき、ＶＣＯ回路
１０の発振周波数は１５．７３４２６ｋＨｚ×３７８≒
５．９４７ＭＨｚであるので、５Ｈ期間のクロック数は
「１８９０」である。一方、第１のデコード値は「１７
５０」に、第２デコード値は「２０３０」にそれぞれ設
定される。したがって、周波数検出回路１６は６．３８
８ＭＨｚ以上５．５０７ＭＨｚ以下の周波数を検出した
とき、ハイインピーダンスの出力をＢＰＦ１４に与える
。したがって、ＶＣＯ回路１０は必ず５．９４７ＭＨｚ
±約４４０ｋＨｚで発振するようになる。
１０の発振周波数は１５．７３４２６ｋＨｚ×３７８≒
５．９４７ＭＨｚであるので、５Ｈ期間のクロック数は
「１８９０」である。一方、第１のデコード値は「１７
５０」に、第２デコード値は「２０３０」にそれぞれ設
定される。したがって、周波数検出回路１６は６．３８
８ＭＨｚ以上５．５０７ＭＨｚ以下の周波数を検出した
とき、ハイインピーダンスの出力をＢＰＦ１４に与える
。したがって、ＶＣＯ回路１０は必ず５．９４７ＭＨｚ
±約４４０ｋＨｚで発振するようになる。
【００１６】ＰＡＬ方式のとき、ＶＣＯ回路１０の発振
周波数は１５．６２５ｋＨｚ×３７５≒５．８５９ＭＨ
ｚで、５Ｈ期間のクロック数は「１８７５」であり、第
１のデコード値は「１７３５」、第２のデコード値は「
２０１４」に設定する。したがって、周波数検出回路１
６は６．２９４ＭＨｚ以上５．４２２ＭＨｚ以下の周波
数を検出する。したがって、ＶＣＯ回路１０は必ず５．
８５９ＭＨｚ±約４３５ｋＨｚで発振するようになる。
周波数は１５．６２５ｋＨｚ×３７５≒５．８５９ＭＨ
ｚで、５Ｈ期間のクロック数は「１８７５」であり、第
１のデコード値は「１７３５」、第２のデコード値は「
２０１４」に設定する。したがって、周波数検出回路１
６は６．２９４ＭＨｚ以上５．４２２ＭＨｚ以下の周波
数を検出する。したがって、ＶＣＯ回路１０は必ず５．
８５９ＭＨｚ±約４３５ｋＨｚで発振するようになる。
【００１７】この実施例においては、可変範囲の広いＶ
ＣＯ回路が必要であるので、規定周波数範囲を±約４４
０ｋＨｚまたは±約４３５ｋＨｚとしたが、第１および
第２のデコード値を変えることにより、ＶＣＯ回路１０
の発振周波数範囲は任意に設定できる。
ＣＯ回路が必要であるので、規定周波数範囲を±約４４
０ｋＨｚまたは±約４３５ｋＨｚとしたが、第１および
第２のデコード値を変えることにより、ＶＣＯ回路１０
の発振周波数範囲は任意に設定できる。
【図１】この発明の一実施例を示すブロック図である。
【図２】図１の実施例における周波数検出回路を示す回
路図である。
路図である。
【図３】図２に示す周波数検出回路の動作を示すタイミ
ング図である。
ング図である。
【図４】従来技術を示すブロック図である。
１０ …ＶＣＯ回路
１２ …アンプ
１４ …ＢＰＦ
１６ …周波数検出回路
Claims (1)
- 【請求項１】アンプ、前記アンプの入力と出力との間に
接続されかつコントロール電圧により共振周波数を制御
できるバンドパスフィルタ、および前記アンプから出力
される発振信号の周波数を検出し、その出力電圧を前記
バンドパスフィルタの前記コントロール電圧へ供給する
周波数検出回路を備える、電圧制御発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3066426A JPH04302217A (ja) | 1991-03-29 | 1991-03-29 | 電圧制御発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3066426A JPH04302217A (ja) | 1991-03-29 | 1991-03-29 | 電圧制御発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04302217A true JPH04302217A (ja) | 1992-10-26 |
Family
ID=13315450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3066426A Pending JPH04302217A (ja) | 1991-03-29 | 1991-03-29 | 電圧制御発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04302217A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5927608A (ja) * | 1982-08-04 | 1984-02-14 | Canon Inc | 正弦波発振回路 |
| JPS61113303A (ja) * | 1984-11-07 | 1986-05-31 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPS6486715A (en) * | 1987-09-29 | 1989-03-31 | Toshiba Corp | Automatic frequency control circuit |
| JPH0289405A (ja) * | 1988-09-27 | 1990-03-29 | Toshiba Corp | 信号発生用発振器 |
-
1991
- 1991-03-29 JP JP3066426A patent/JPH04302217A/ja active Pending
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