JPH04299557A - マイクロチップ及びマイクロチップの製造方法 - Google Patents

マイクロチップ及びマイクロチップの製造方法

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JPH04299557A
JPH04299557A JP3309663A JP30966391A JPH04299557A JP H04299557 A JPH04299557 A JP H04299557A JP 3309663 A JP3309663 A JP 3309663A JP 30966391 A JP30966391 A JP 30966391A JP H04299557 A JPH04299557 A JP H04299557A
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JP
Japan
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circuit element
cavity
sealing ring
microchip
substrate assembly
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JP3309663A
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Christopher C Beatty
クリストファー・シー・ビーティ
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Hewlett Packard Co
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Publication date
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    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【発明の技術分野】この発明は広義にはマイクロチップ
に関し、より詳細には電気的回路素子が気密キャビティ
に設けられるマイクロチップの構造に関する。
【０００２】
【従来技術とその問題点】図３には第１のキャビティ１
４を有する第１の基板アッセンブリー１２を含むマイク
ロチップ１０を示す。このキャビティは開口部１６を含
み、その周辺部１８はそれを取り囲む基板アッセンブリ
ー１２の第１の平面部分２０によって規定される。（こ
こにいう“基板アッセンブリー”とはシリコン等の単一
の同質の材料からなるまとまった基板部材を意味し、ま
た基板部材の上に１つあるいはそれ以上の他の材料のコ
ーティングを施すことによって形成されたアッセンブリ
ー、あるいはこのようなコーティングあるいは基板部材
からエッチングその他で材料を除去することによって形
成することのできるアッセンブリーを意味する。）
【０
００３】第２の基板アッセンブリー２２は第１の平面部
２６に設けられた電気回路素子２４を有する。第１の基
板アッセンブリーの第１の平面部２０は第２の基板アッ
センブリー２２の第１の平面２６に接着される。このと
き回路素子２４の加熱抵抗器部分２８はキャビティ１４
の開口部１６の真上に位置し、回路素子の端子先端部３
０、３２は２つの基板アッセンブリーの第１の平面部２
０、２６の間に挟まれている。このような構成において
、図４に示すように、基板部材がその間に設けられた電
気素子の部分にぴったりと合わないため、回路素子２４
の端子先端部３０、３２に隣接して漏電通路が形成され
る。かかる漏電通路３４はキャビティ１４の周囲の密封
の完全性を阻害するものである。
【０００４】
【発明の目的】この発明の目的は少なくともその一部分
が気密な格納装置内に設けられた回路素子を有するマイ
クロチップを提供することである。
【０００５】この発明の他の目的は、密封リングと回路
素子が共通のフィルム層から形成される少なくとも回路
素子の一部分とその回路素子に関連するキャビティの周
囲に配置された密封リングを有するマイクロチップを提
供することである。
【０００６】この発明の他の目的は基板アッセンブリー
に設けられたキャビティ内の別の基板アッセンブリーに
設けられた回路素子の少なくとも一部分を気密に密封す
る迅速で有効な方法を提供することである。
【０００７】
【発明の概要】この発明は２つの基板アッセンブリーか
ら形成されたマイクロチップを対象とする。第１の基板
アッセンブリーはキャビティを有する。
【０００８】２つの基板アッセンブリーの外面部分の間
に導電性のパターンの付いたフィルム層が挟まれている
。このパターンの付いたフィルム層はキャビティの開口
部を連続的に取り囲むように配置された密封リング部分
を有する。パターンの付いたフィルム層の密封リング部
分は両方の基板アッセンブリーに気密に接着されている
。このパターンの付いたフィルム層はまた電気回路素子
部分を有する。この電気回路素子部分の少なくとも一部
が密封リング部分に取り囲まれている。
【０００９】この発明はまた、少なくともその一部分が
気密の格納装置内に設けられた電気回路素子を有するマ
イクロチップを生産する方法を対象とする。この方法は
次のステップからなる。 １）第１の基板アッセンブリーの第１の表面部分にキャ
ビティの開口部を有する第１の基板アッセンブリーにキ
ャビティを形成するステップ。 ２）第２の基板アッセンブリーの第１の表面部分に貼付
されたフィルムから電気回路素子と密封リングを形成す
るステップ。密閉リングは回路素子の少なくとも一部を
取り囲む構成になされる。 ３）第１の基板アッセンブリーの第１の表面部分を第２
の基板アッセンブリーの第１の表面部分に向かい合わせ
に位置決めするステップ。密封リングはキャビティの開
口部を取り囲むように配置される。 ４）密封リングを第１の基板アッセンブリーの第１の表
面部分に気密に接着するステップ。 フィルムから電気回路素子と密封リングを形成するステ
ップは一定の厚さのフィルム層から電気回路素子と密封
リングを形成するようにすることができ、それによって
密封リングと回路素子は同じ厚さとなり、また同じ加工
ステップで形成される。
【００１０】
【発明の実施例】図１，図２及び図５，図６には、ほぼ
平坦な第１の外表面部１１４を有し、また第１の外表面
部１１４に取り囲まれたほぼ矩形の周縁を持つ開口部１
１８を有するキャビティ１１６を有する第１の基板アッ
センブリー１１２を備えた本発明の一実施例のマイクロ
チップ１１０を示す。
【００１１】このマイクロチップは、第１の基板アッセ
ンブリー１１２の第１の外表面部１１４と向かい合わせ
に平行に配置されたほぼ平坦な第２の外表面部１３４を
有する第２の基板アッセンブリー１３２をも有する。
【００１２】導電性のパターンの付いたフィルム層１３
６は第１および第２の基板アッセンブリーの外表面部の
間に挟まれている。このパターンの付いたフィルム層１
３６の厚さはたとえば５ミクロンで一定である。
【００１３】このパターンのついたフィルム層はキャビ
ティの開口部１１８を連続的に取り囲むように配置され
た密封リング部１３８を有する。パターンの付いたフィ
ルム層の密封リング部は図２，図５，図６に示す向かい
合った第１および第２の表面部１４０、１４２を有し、
これらは第１および第２の基板アッセンブリー１１２，
１３２の第１，第２の外表面部１１４および１３４にそ
れぞれ連続的に係合する。密封リング部１３８はこれら
の面の境界面において両方の基板アッセンブリーに気密
に接着される。パターンの付いたフィルム層はまた電気
回路素子部１４４を有する。回路素子部１４４は第２の
基板アッセンブリー１３２の第２の外表面部１３４に接
着されている。電気回路素子部１４４は加熱抵抗器セク
ション１４６と一対の端子先端パッド１４８、１５０を
有する。該端子先端パッドは第２の基板アッセンブリー
１３２中を貫通伸長する内部充実ビア（図示せず）によ
って電源（図示せず）に導通するように配置することが
できる。
【００１４】図１，図２，図５，図６および図７に実線
で示す実施例において、回路素子部１４４の一部は密封
リング部１３８に取り囲まれており、この密封リング部
１３８は加熱抵抗器部１４６が密封リング部１３８内に
入り、先端パッド１４８、１５０が密封リング１３８の
外に位置するように１５２および１５４で回路素子部１
４４の一部と交わる。現在考えられるこの発明の最良の
実施態様であるこの実施例においては、密封リング部１
３８はキャビティ１１６の周縁１２０のすぐ隣に、たと
えばその５０ミクロン以内に配置される。この位置関係
は図７に点線で周縁１２０を示すことによって説明して
いる。この実施例では密封リング部１３８の幅は一定で
あり、これもまた一定幅とすることのできる抵抗器セク
ション１４６の幅に比べて小さくなっている。抵抗器セ
クション１４６の最小幅は好適には少なくても密封リン
グ部１３８の最大幅の１０倍とし、最も好適には少なく
とも２０倍の大きさとする。抵抗器セクション１４６と
密封リング部１３８がいずれも一定幅のバンドからなり
、また抵抗器帯１４６の幅の密封リング帯１３８の幅に
対する比率が２０対１であるとき、たとえば抵抗器帯の
幅が２００ミクロン、密封リング帯の幅が１０ミクロン
であるとき、密封リング部１３８によって起こる抵抗器
セクションの寄生電流損は約５％であり、無視できるも
のである。
【００１５】図７に点線で示すこの発明の別の実施例で
は密封リング１３８が回路素子部１４４全体を取り囲む
密封リング１６０に置き換わっている。この実施例では
密封リング部１６０は寄生電流損を起こさない。しかし
、この実施例の密封リングは必ずキャビティ１２０の周
縁からより遠い位置に配置される。
【００１６】電気回路素子１４４の少なくとも一部が気
密な封入物に入った上述のようなマイクロチップ１１０
を生産する方法は次のステップからなる。 １）第１の基板アッセンブリー１１２の第１の外表面部
１１４にキャビティ開口部を有する第１の基板アッセン
ブリー１１２にキャビティ１１６を形成するステップ。 ２）第２の基板アッセンブリー１３２の第１の外表面部
１３４に貼付されたフィルムから電気回路素子１４４と
密封リング１３８を形成するステップ。密封リング部１
３８が回路素子１４４の少なくとも一部を取り囲むよう
に構成する。 ３）第１の基板アッセンブリー１１２の第１の外表面部
１１４を第２の基板アッセンブリー１３２の第１の外表
面部１３４と向かい合わせに位置決めするステップ。密
封リング部１３８がキャビティ開口部１１８を取り囲む
ように配置する。 ４）密封リング部１３８を第１の基板アッセンブリー１
１２の第１の外表面部１１４に気密に接着するステップ
。
【００１７】フィルム１３６から電気回路素子１４４と
密封リング部１３８を形成するステップは、一定の厚さ
のフィルム層から電気回路素子と密封リングを形成し、
それによって密封リングと回路素子が同じ厚さとなり、
同じ加工ステップによって形成されるようにすることが
できる。第２の基板アッセンブリー１３２の第２の外表
面部１３４に貼付されたフィルーから電気回路素子１４
４と密封リング部１３８を形成し、密封リング部１３８
が回路素子１４４の少なくとも一部を取り囲むように構
成するステップは、密封リング部１３８がフィルムから
形成された電気回路素子１４４の一部だけを取り囲むよ
うに形成するものとすることができる。
【００１８】第２の基板アッセンブリー１３２の第２の
外表面部１３４に貼付されたフィルムから電気回路素子
１４４と密封リング部１６０を形成し、密封リング部１
６０が回路素子１４４の少なくとも一部を取り囲むよう
に構成するステップは、密封リング部１６０がフィルム
から形成された電気回路素子１４４の全体を取り囲むよ
うに形成するものとすることができる。
【００１９】マイクロチップ１１０を製作する方法一般
を以上説明したが、マイクロチップ１１０を製作する方
法の１つをより詳細に説明する。図８は厚さ５００ミク
ロンとすることができまたほぼ平坦な第１の表面２０２
を有する平行六面体状のパイレックス、シリコン、ある
いはサファイアの基板部材とすることのできる第１の基
板部材２００を示す。
【００２０】基板部材２００の第１の表面２０２にはス
パッタコーティング等によって、図９に示すようにアル
ミニウムフィルム２０４やその他の導電性の金属フィル
ムといった導電性のフィルムがコーティングされている
。このフィルムは、ほぼ平坦な外表面部２０６とたとえ
ば５ミクロンといった一定の厚みを有する。
【００２１】次に、図１０に示すように、フィルム層２
０４がエッチングされて、図７の１３６に詳細を示すよ
うな密封リングと導体素子を形成するようにパターン化
された導電層２０８が形成される。アルミニウムフィル
ム層はＨ３　ＰＯ４　（りん酸）でエッチングすること
ができる。
【００２２】図１１には厚さ５００ミクロンとすること
ができ、またほぼ平坦な第２の表面２３２を有する平行
六面体状のパイレックス、シリコンあるいはサファイア
基板部材とすることのできる第２の基板部材２３０を示
す。図１２に示すように、この基板部材２３０を０．２
ミクロンの均一な厚みのＬＰＣＶＤ（低圧化学蒸着）窒
化けい素の層２３４でコーティングする。
【００２３】次に、図１３に示すように、層２３４をエ
ッチングして基板部材２３０の表面２３２の１部を露出
させたキャビティ２３６が形成される。このエッチング
はＣＦ４　（四フッ化炭素）を用いて行なうことができ
る。
【００２４】次に、図１４に示すように、露出された表
面２３２はＫＯＨ／ＩＳＯ／Ｈ２　Ｏ（水酸化カリウム
／イソプロパノル／水）等でエッチングされ、深さ５０
０ミクロン、幅２００ミクロン、長さ２００ミクロンの
キャビティ２３８が設けられる。窒化物層２３４は次に
図１５に示すように、Ｈ３　ＰＯ４　（りん酸）等を用
いて剥離される。
【００２５】このように形成した２つの基板アッセンブ
リーは次に、向かい合わせに配置されたその第１の表面
２０２と２３２、キャビティ２３８と整合するように配
置されたパターンの付いた層２０８の回路素子部、さら
にキャビティ２３８を取り囲むように配置された層２０
８の密封リング部に位置合わせされる。次に、基板アッ
センブリーはパターンの付いた層２０８の密封リング部
が表面２３２に係合するように押圧される。
【００２６】最後に、基板２３２と係合するパターンの
付いた導体層の部分が気密に接着されて図１の１１０に
示すようなマイクロチップが形成される。たとえば導体
層２０８がアルミニウム導体層であり、第２の基板がシ
リコンであるとき、それらの間の共晶接着はこのアッセ
ンブリーを温度５７５℃の炉で３０分間加熱することに
よって達成することができる。共晶接着はまた５７５℃
、９０秒間の急熱アニーリング（ｒａｐｉｄ−ｔｈｅｒ
ｍａｌ　　ａｎｎｅａｌｉｎｇ）を用いて達成すること
ができる。アルミニウムのパターンの付いた層２０８は
第２の基板がパイレックスあるいはその他のナトリウム
含有ガラスによって構成されているとき静電接着するこ
とができる。
【００２７】この実施例において、第１の基板と第２の
基板の接着は密封リングと抵抗器の部分を用いてのみ達
成される。しかし、より軽量で強い接着を行うために、
密封リングと抵抗器が導体層から形成されるのと同時に
導体層から追加の絶縁された接着領域を形成することが
できる。この追加の関連導体領域は密封リングと抵抗器
によって提供される接着を補助するのに用いられること
ができる。
【００２８】
【発明の効果】前記に詳述したように、本発明の一実施
例では、回路素子と気密リング部及びキャビティが、基
板への材料コーティングとエッチングにより行われるの
で迅速である。さらに気密リング部と基板との接続は共
晶接続とされるので、気密性が優れかつ安定している。
【図面の簡単な説明】
【図１】気密キャビティを有する本発明のマイクロチッ
プの一部透視、分解斜視図である。
【図２】図１のマイクロチップの正面図である。
【図３】従来技術のマイクロチップの一部透視、分解斜
視図である。
【図４】図３のマイクロチップの一部の詳細正面断面図
である。
【図５】図１のマイクロチップの背面図である。
【図６】図１のマイクロチップの左側面図である。右側
面図は該左側面図の鏡映となる。
【図７】図１のマイクロチップのパターン化フィルム層
の詳細平面図である。
【図８】図１に示す如きマイクロチップの形成ステップ
を説明するための図である。
【図９】図１に示す如きマイクロチップの形成を説明す
るための図である。
【図１０】図１に示す如きマイクロチップの形成を説明
するための図である。
【図１１】図１に示す如きマイクロチップの形成を説明
するための図である。
【図１２】図１に示す如きマイクロチップの形成を説明
するための図である。
【図１３】図１に示す如きマイクロチップの形成を説明
するための図である。
【図１４】図１に示す如きマイクロチップの形成を説明
するための図である。
【図１５】図１に示す如きマイクロチップの形成を説明
するための図である。 １１０：マイクロチップ １１２，１３２：基板アッセンブリー １１４，１３４：基板の外表面 １１６：キャビティ １１８：キャビティの開口部 １２０：キャビティの周縁 １３６：導電層 １３８：気密リング部 １４４：回路素子部 １４６：加熱抵抗器セクション １４８，１５０：端子先端パッド

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】後記（イ）及至（ハ）より成るマイクロチ
    ップ。 （イ）略平坦な第１の外表面を有し、該第１の外表面に
    よって囲まれた開口を有するキャビティを備えた第１の
    基板アッセンブリー。 （ロ）前記第１の外表面に対向かつ平行となるように位
    置決めされた略平坦な第２の外表面を有する第２の基板
    アッセンブリー。 （ハ）前記第１，第２の外表面間に挟持され後記（ハ−
    イ）及至（ハ−ロ）より成るパターン化されたフィルム
    層。 （ハ−イ）前記第１，第２の表面に前記キャビティの前
    記開口を連続して囲みつつ気密接続された気密リング部
    。 （ハ−ロ）少くとも一部が前記気密リング部に囲まれた
    前記第２の基板アッセンブリーの前記第２の外表面に接
    続された電気回路素子部。
  2. 【請求項２】前記気密リング部が前記電気回路素子部と
    交叉するように配置された請求項１記載のマイクロチッ
    プ。
  3. 【請求項３】前記気密リング部が前記回路素子部より高
    抵抗を有する請求項２記載のマイクロチップ。
  4. 【請求項４】後記（イ）及至（ニ）のステップから成り
    気密封止容器内に電気回路素子部の少なくとも一部を有
    して成るマイクロチップの製造方法。 （イ）第１の基板アッセンブリー上の第１の外表面に開
    口を有するキャビティを該第１の基板に形成するステッ
    プ。 （ロ）前記電気回路素子部の少くとも一部を気密リング
    部が囲むように第２の基板の第２の外表面上に着けられ
    たフィルムから前記電気回路素子部と前記気密リング部
    を形成するステップ。 （ハ）前記気密リング部が前記開口を囲むように前記第
    １の外表面と前記第２の外表面を対向配置するステップ
    。 （ニ）前記気密リング部を前記第１の外表面に気密接続
    するステップ。
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