JPH04291759A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04291759A JPH04291759A JP3055309A JP5530991A JPH04291759A JP H04291759 A JPH04291759 A JP H04291759A JP 3055309 A JP3055309 A JP 3055309A JP 5530991 A JP5530991 A JP 5530991A JP H04291759 A JPH04291759 A JP H04291759A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、紫外線消去型ＥＰＲＯ
Ｍを搭載し、金属配線層を多層構造とした、半導体装置
に関する。
Ｍを搭載し、金属配線層を多層構造とした、半導体装置
に関する。
【０００２】
【従来の技術】従来より、制御用ＬＳＩに於いてデータ
を内蔵したＵＶ−ＰＲＯＭ（紫外線消去型ＰＲＯＭ）か
ら読み出す方式のＬＳＩが多く用いられている。この時
ＲＯＭにＵＶ−ＰＲＯＭを用いる理由は、ＬＳＩ開発時
のデバッグや、仕様変更時のデータ修正に対してわざわ
ざマスクを製作しなくても、ソフトウェハ上で対応でき
ることから開発工数や納期が短縮できるためである。
を内蔵したＵＶ−ＰＲＯＭ（紫外線消去型ＰＲＯＭ）か
ら読み出す方式のＬＳＩが多く用いられている。この時
ＲＯＭにＵＶ−ＰＲＯＭを用いる理由は、ＬＳＩ開発時
のデバッグや、仕様変更時のデータ修正に対してわざわ
ざマスクを製作しなくても、ソフトウェハ上で対応でき
ることから開発工数や納期が短縮できるためである。
【０００３】一方、仕様が決定され大量に供給する必要
のある製品に対しては内蔵ＵＶ−ＰＲＯＭをマスクＲＯ
Ｍ化し、同一の仕様のＬＳＩを製造することが多く行わ
れる。これは製造原価がマスクＲＯＭ内蔵品の方がＵＶ
−ＰＲＯＭ内蔵品よりも低いため、低価格で安定して供
給できるからである。この時、ＵＶ−ＰＲＯＭ回路は１
９７６年にＪ．バーニズら（Ｊ．Ｂａｒｎｅｓ ｅｔ
ａｌ．）がＩＥＤＭテクニカルダイジェスト（ＩＥ
ＤＭ ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ
ＰＡＰＥＲＳ）の１７３〜１７６頁で示した様な、２層
ポリシリコンゲートＭＯＳトランジスタが一般に採用さ
れている。 上述したＲＯＭ部がＵＶ−ＰＲＯＭであるか、マスクＲ
ＯＭであるかにかかわらず、周辺回路は素子や配線寸法
から回路設計，製造プロセスに至るまで同一のものを用
いる方が、設計コストを低減でき有利であることは自明
である。
のある製品に対しては内蔵ＵＶ−ＰＲＯＭをマスクＲＯ
Ｍ化し、同一の仕様のＬＳＩを製造することが多く行わ
れる。これは製造原価がマスクＲＯＭ内蔵品の方がＵＶ
−ＰＲＯＭ内蔵品よりも低いため、低価格で安定して供
給できるからである。この時、ＵＶ−ＰＲＯＭ回路は１
９７６年にＪ．バーニズら（Ｊ．Ｂａｒｎｅｓ ｅｔ
ａｌ．）がＩＥＤＭテクニカルダイジェスト（ＩＥ
ＤＭ ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ
ＰＡＰＥＲＳ）の１７３〜１７６頁で示した様な、２層
ポリシリコンゲートＭＯＳトランジスタが一般に採用さ
れている。 上述したＲＯＭ部がＵＶ−ＰＲＯＭであるか、マスクＲ
ＯＭであるかにかかわらず、周辺回路は素子や配線寸法
から回路設計，製造プロセスに至るまで同一のものを用
いる方が、設計コストを低減でき有利であることは自明
である。
【０００４】一方、ＬＳＩの高速動作や高集積化を目的
として配線の多層化が進んでいる。特に層間絶縁膜とし
て、ポリイミドを用いることによって微細な設計寸法に
も対応できる利点があり採用されている。
として配線の多層化が進んでいる。特に層間絶縁膜とし
て、ポリイミドを用いることによって微細な設計寸法に
も対応できる利点があり採用されている。
【０００５】
【発明が解決しようとする課題】しかしながら、ポリイ
ミド膜は一般に紫外光の透過率が小さく、ＵＶ−ＰＲＯ
Ｍ上に形成した場合、紫外線照射によるデータ消去が困
難になる問題があった。
ミド膜は一般に紫外光の透過率が小さく、ＵＶ−ＰＲＯ
Ｍ上に形成した場合、紫外線照射によるデータ消去が困
難になる問題があった。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
ポリイミドを層間絶縁膜とした金属多層配線構造を有し
、紫外線消去型ＥＰＲＯＭ回路を搭載した半導体装置に
おいて前記ＥＰＲＯＭ回路を含む領域には、前記ポリイ
ミド膜がないことを特徴としている。
ポリイミドを層間絶縁膜とした金属多層配線構造を有し
、紫外線消去型ＥＰＲＯＭ回路を搭載した半導体装置に
おいて前記ＥＰＲＯＭ回路を含む領域には、前記ポリイ
ミド膜がないことを特徴としている。
【０００７】
【実施例】次に本発明について図面を参照して説明する
。
。
【０００８】図１は本発明の第１実施例の半導体チップ
の断面図である。まず（ａ）に示す様に、シリコン基板
１上にＭＯＳトランジスタ等の素子まで形成した（図に
は示されていない）後に約１μｍの第１層アルミニウム
配線２を通常の方法にて形成する。次にポリイミド３を
塗布し、約４００℃の熱処理をして層間絶縁膜を膜厚の
平均な値として１．５μｍ形成した。次にポジ型フォト
レジスト膜４を約２μｍつけステッパーを用いた通常の
フォトリソグラフィー法にて約１．２μｍのホールパタ
ーン５を形成する。次に平行平板型リアクティブイオン
エッチング装置を用いて、ＣＦ４ ガスとＯ２ ガスを
導入し５Ｐａの圧力にてポリイミド膜をプラズマエッチ
ングしスルーホール５を形成する。
の断面図である。まず（ａ）に示す様に、シリコン基板
１上にＭＯＳトランジスタ等の素子まで形成した（図に
は示されていない）後に約１μｍの第１層アルミニウム
配線２を通常の方法にて形成する。次にポリイミド３を
塗布し、約４００℃の熱処理をして層間絶縁膜を膜厚の
平均な値として１．５μｍ形成した。次にポジ型フォト
レジスト膜４を約２μｍつけステッパーを用いた通常の
フォトリソグラフィー法にて約１．２μｍのホールパタ
ーン５を形成する。次に平行平板型リアクティブイオン
エッチング装置を用いて、ＣＦ４ ガスとＯ２ ガスを
導入し５Ｐａの圧力にてポリイミド膜をプラズマエッチ
ングしスルーホール５を形成する。
【０００９】この後レジスト剥離を行い（ｂ）、アルミ
ニウムをスパッタ法にて約１μｍつけ、通常のフォトリ
ソグラフィー法にて第２層アルミニウム配線８を形成す
る（ｃ）。
ニウムをスパッタ法にて約１μｍつけ、通常のフォトリ
ソグラフィー法にて第２層アルミニウム配線８を形成す
る（ｃ）。
【００１０】次にポジ型レジスト膜４を約４μｍつけス
テッパーを用いた通常のフォトリソグラフィー法にてＵ
Ｖ−ＰＲＯＭ回路領域のレジスト膜を開口する（ｄ）。 次に平行平板型リアクティブエッチング装置を用いて前
述したスルーホールと同様のエッチング法にてポリイミ
ド膜をエッチングする（ｅ）。その後レジスト膜を除去
する（ｆ）。
テッパーを用いた通常のフォトリソグラフィー法にてＵ
Ｖ−ＰＲＯＭ回路領域のレジスト膜を開口する（ｄ）。 次に平行平板型リアクティブエッチング装置を用いて前
述したスルーホールと同様のエッチング法にてポリイミ
ド膜をエッチングする（ｅ）。その後レジスト膜を除去
する（ｆ）。
【００１１】以上により周辺領域６はポリイミド膜を層
間膜とする２層配線構造となりＰＲＯＭ領域７にはポリ
イミド膜がない構造が実現される。図２は本発明の第２
実施例の半導体チップの断面図である。尚第１層アルミ
ニウム配線形成までは第１実施例と同様である。まず、
（ａ）のようにブラズマＣＶＤ法を用いてＳｉＨ４ ガ
スとＮ２ Ｏガスを導入しプラズマ酸化膜９を約２００
０オングストロームつける。（ｂ）に示す様に次に前述
したポリイミド膜３を塗布し約２５０℃の熱処理をする
。 （ｃ）に示す様に次にネガ型レジスト１０を塗布し、コ
ンタクト露光装置を用いて通常のフォトリソグラフィー
法によりＰＲＯＭ領域のレジストを開口する。次にヒド
ラジン系のポリイミドエッチング液を用いてポリイミド
膜を選択的にエッチングする。その後レジスト剥離を行
う。このときプラズマ酸化膜は全面にそのまま残ってい
る。（ｄ）に示す様に次に約４００℃の熱処理をし、ポ
リイミド膜を硬化させた。（ｅ）に示す様に第１実施例
と同様な方法にてスルーホール５のポリイミド膜を開口
する。
間膜とする２層配線構造となりＰＲＯＭ領域７にはポリ
イミド膜がない構造が実現される。図２は本発明の第２
実施例の半導体チップの断面図である。尚第１層アルミ
ニウム配線形成までは第１実施例と同様である。まず、
（ａ）のようにブラズマＣＶＤ法を用いてＳｉＨ４ ガ
スとＮ２ Ｏガスを導入しプラズマ酸化膜９を約２００
０オングストロームつける。（ｂ）に示す様に次に前述
したポリイミド膜３を塗布し約２５０℃の熱処理をする
。 （ｃ）に示す様に次にネガ型レジスト１０を塗布し、コ
ンタクト露光装置を用いて通常のフォトリソグラフィー
法によりＰＲＯＭ領域のレジストを開口する。次にヒド
ラジン系のポリイミドエッチング液を用いてポリイミド
膜を選択的にエッチングする。その後レジスト剥離を行
う。このときプラズマ酸化膜は全面にそのまま残ってい
る。（ｄ）に示す様に次に約４００℃の熱処理をし、ポ
リイミド膜を硬化させた。（ｅ）に示す様に第１実施例
と同様な方法にてスルーホール５のポリイミド膜を開口
する。
【００１２】次に平行平板型リアクティブイオンエッチ
ング装置を用いて、フッ素系ガスを導入して通常のシリ
コン酸化膜エッチングを行い、プラズマ酸化膜を除去す
る。このときスルーホール領域以外のプラズマ酸化膜は
そのまま残っている。この後酸素プラズマを用いてレジ
ストを約５００オングストロームエッチングした後、有
機レジスト剥離液にてレジストが除去できた（ｆ）。次
に第１実施例と同様にスパッタ法にてアルミニウムをつ
けた後第２層アルミニウム配線８を形成する。このとき
第２層アルミ配線のドライエッチング時間を適切に選ぶ
ことによってプラズマ酸化膜がＰＲＯＭ領域７の第１層
アルミ配線がエッチングされることを防ぐ保護膜とする
ことができる。
ング装置を用いて、フッ素系ガスを導入して通常のシリ
コン酸化膜エッチングを行い、プラズマ酸化膜を除去す
る。このときスルーホール領域以外のプラズマ酸化膜は
そのまま残っている。この後酸素プラズマを用いてレジ
ストを約５００オングストロームエッチングした後、有
機レジスト剥離液にてレジストが除去できた（ｆ）。次
に第１実施例と同様にスパッタ法にてアルミニウムをつ
けた後第２層アルミニウム配線８を形成する。このとき
第２層アルミ配線のドライエッチング時間を適切に選ぶ
ことによってプラズマ酸化膜がＰＲＯＭ領域７の第１層
アルミ配線がエッチングされることを防ぐ保護膜とする
ことができる。
【００１３】以上示した第２実施例によってもＰＲＯＭ
領域７にポリイミド膜が無い構造の半導体装置が形成で
きる。
領域７にポリイミド膜が無い構造の半導体装置が形成で
きる。
【００１４】
【発明の効果】以上説明したように本発明は、層間絶縁
膜としてポリイミドを用いた多層配線構造を有しながら
、ＰＲＯＭ回路を搭載しても従来通りのＰＲＯＭのＵＶ
消去を行うことができるのでＬＳＩの高速動作や、高集
積化が可能となり、ＵＶ−ＰＲＯＭを搭載した高性能Ｌ
ＳＩを実現することができるという効果を有する。
膜としてポリイミドを用いた多層配線構造を有しながら
、ＰＲＯＭ回路を搭載しても従来通りのＰＲＯＭのＵＶ
消去を行うことができるのでＬＳＩの高速動作や、高集
積化が可能となり、ＵＶ−ＰＲＯＭを搭載した高性能Ｌ
ＳＩを実現することができるという効果を有する。
【図１】本発明の第１実施例による工程を示す断面図で
ある。
ある。
【図２】第２実施例による工程を示す断面図である。
１ シリコン基板
２ 第１層アルミ配線
３ ポリイミド
４ ポジ型フォトレジスト
５ スルーホール
６ 周辺回路（領域）
７ ＵＶ−ＰＲＯＭ（領域）
８ 第２層アルミ配線
９ プラズマ酸化膜
１０ ネガ型フォトレジスト
Claims (1)
- 【請求項１】 ポリイミド膜を層間絶縁膜とした金属
多層配線構造を有し、紫外線消去型ＥＰＲＯＭ回路を搭
載した半導体装置において、前記ＥＰＲＯＭ回路を含む
領域には、前記ポリイミド膜がないことを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3055309A JPH04291759A (ja) | 1991-03-20 | 1991-03-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3055309A JPH04291759A (ja) | 1991-03-20 | 1991-03-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04291759A true JPH04291759A (ja) | 1992-10-15 |
Family
ID=12994969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3055309A Pending JPH04291759A (ja) | 1991-03-20 | 1991-03-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04291759A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9030877B2 (en) | 2007-08-30 | 2015-05-12 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5994878A (ja) * | 1982-11-24 | 1984-05-31 | Nec Kyushu Ltd | 紫外線消去型プログラマブルｒｏｍ |
| JPH01145869A (ja) * | 1987-12-01 | 1989-06-07 | Nec Ic Microcomput Syst Ltd | 冗長回路付きｕｖｅｐｒｏｍの製造方法 |
| JPH01261861A (ja) * | 1988-04-12 | 1989-10-18 | Nec Corp | 半導体装置の製造方法 |
-
1991
- 1991-03-20 JP JP3055309A patent/JPH04291759A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5994878A (ja) * | 1982-11-24 | 1984-05-31 | Nec Kyushu Ltd | 紫外線消去型プログラマブルｒｏｍ |
| JPH01145869A (ja) * | 1987-12-01 | 1989-06-07 | Nec Ic Microcomput Syst Ltd | 冗長回路付きｕｖｅｐｒｏｍの製造方法 |
| JPH01261861A (ja) * | 1988-04-12 | 1989-10-18 | Nec Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9030877B2 (en) | 2007-08-30 | 2015-05-12 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970610 |