JPH04291534A - 同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は同期回路に係り、詳しく
はデータ信号発信部から送られたデータ信号の読み取り
タイミングを決定するための手段に関する。

【０００２】

【従来の技術】例えば産業用ロボットや工作機械などの
装置を駆動するモータを制御する場合や、ＨＯＳＴ　　
ＣＰＵによりＳＬＡＶＥ　　ＣＰＵを制御するような場
合、データ信号発信部からデータ信号受信部へデータ信
号が送られる。そしてデータ信号受信部において、この
データ信号の読み取りが行われ、読み取られたデータ信
号に基づいて、モータやＳＬＡＶＥ　　ＣＰＵなどの被
制御部が制御される。

【０００３】図５は、従来の読み取りタイミングを設定
するための同期回路を、また図６において（ａ），（ｂ
），（ｃ）は信号波形を示している。

【０００４】図中、１０１はデータ信号発信部であり、
データ信号ａが発信される。１０２はデータ信号受信部
であって、高周波信号ｂを発信する高周波信号発信部１
０３と、サンプリングクロック信号ｃを発信するサンプ
リングクロック信号発信部１０４と、サンプリングクロ
ック信号カウンタ１０５と、信号取出部１０６から成っ
ている。１０７はモータ、ＳＬＡＶＥ　　ＣＰＵのよう
な被制御部である。

【０００５】図６の（ａ）において、データ信号ａの各
ビットのセンターｔにおいて、データＤ０〜Ｄ６，Ｐを
読み取らなければならない。Ｐはノイズチェック用のパ
リティである。そこで従来は、スタートビットＳの立ち
下りアがあると、高周波信号ｂのカウントを開始し、高
周波信号ｂが所定数カウントされると、高周波信号ｂの
分周信号であるサンプリングクロック信号ｃが立ち上り
（図中イ）、このサンプリングクロック信号ｃの立ち上
りタイミングｔで、各々のビットのデータＤ０〜Ｄ６を
読み取っていた。

【０００６】

【発明が解決しようとする課題】上記従来手段では、モ
ータやＳＬＡＶＥ　　ＣＰＵなどの被制御部の運転を高
速化するためには、高周波信号ｂの周波数を数１００Ｍ
ＨＺ以上にしなければならない。ところが高周波信号ｂ
をこのように超高周波にすると、ノイズの問題が生じる
ことから、高周波信号ｂの超高周波化には限界があり、
このため読み取りタイミングを高速化できず、ひいては
被制御部を高速制御できない問題点があった。

【０００７】そこで本発明は、上記従来手段の問題点を
解消し、被制御部を高速制御できる同期回路を提供する
ことを目的とする。

【０００８】

【課題を解決するための手段】本発明は、データ信号発
信部と、データ信号受信部とを備え、このデータ信号受
信部が、サンプリングクロック信号発信部と、このサン
プリングクロック信号発信部から発信されたサンプリン
グクロック信号と上記データ信号発信部から発信された
データ信号を相対的に遅延させる遅延回路と、上記サン
プリングクロック信号の切り替り時において、上記遅延
回路から発信されるデータ信号のスタートビットのＨ，
Ｌの切り替りを検出する判定回路と、この切り替りが検
出されたデータ信号を選択して被制御部へ発信するセレ
クターとから同期回路を構成している。

【０００９】

【作用】上記構成において、遅延回路から発信されるデ
ータ信号のスタートビットの切り替りを検出し、この切
り替りが検出されたデータ信号をセレクターにより選択
して、この選択されたデータ信号により被制御部を制御
する。

【００１０】

【実施例】（実施例１）次に、図面を参照しながら本発
明の実施例を説明する。

【００１１】図１は同期回路を示している。１はデータ
信号発信部であり、データ信号ａを発信する。２はデー
タ信号受信部、３は被制御部である。

【００１２】データ信号受信部２は、遅延回路４、サン
プリングクロック信号発信部５、判定回路６、セレクタ
ー７、信号取出部８から成っている。

【００１３】図２において（ａ）の（１）〜（ｎ）は、
遅延回路４から時間差をもって次々に発信されるデータ
信号ａ１〜ａｎを示している。図中、Ｓ１〜Ｓｎはスタ
ートビット、Ｄ０〜Ｄ７は各ビットのデータである。 （ｂ）は、サンプリングクロック信号発信部５から発信
されるサンプリングクロック信号ｃを示している。サン
プリングクロック信号ｃのパルス巾Ｔ１は、スタートビ
ットＳ１〜Ｓｎのパルス巾Ｔ２の丁度２分の１に設定し
てある。また各ビットの巾はスタートビットＳ１〜Ｓｎ
のパルス巾Ｔ２と同じである。

【００１４】最初のデータ信号ａ１のスタートビットＳ
１の立ち下りＡがあらわれてから、サンプリングクロッ
ク信号ｃに最初の立ち下りＢがあった時に、各データ信
号ａ１〜ａｎのスタートビットＳ１〜ＳｎのＨ，Ｌの切
り替りを判定回路６により検出する。図２の場合、スタ
ートビットＳ１〜Ｓ３はＬ，スタートビットＳ４〜Ｓｎ
はＨであり、したがってスタートビットＳ３とスタート
ビットＳ４の間でＬとＨの切り替りが検出される。ここ
で、Ｔ１はＴ２の丁度２分の１であり、したがってサン
プリングクロック信号ｃの立ち上りＣは、切り替りが検
出されたスタートビットＳ３、Ｓ４の２分の１、厳密に
は約２分の１のタイミングｔに対応している。

【００１５】そこでセレクター７により、上記Ｈ，Ｌの
切り替りが検出されたデータ信号ａ３又はａ４を選択し
、信号取出部８を通して、このデータ信号ａ３又はａ４
を、被制御部３へ送り、このデータ信号ａ３又はａ４に
より被制御部３を制御する。なお、スタートビットＳ３
、Ｓ４の上記タイミングｔが決定できれば、データＤ０
〜Ｄ７の２分の１のタイミングｔ０〜ｔ７は自動的に決
定できる。

【００１６】上記手段によれば、上記従来手段のような
高周波信号ｂを不要にでき、比較的周波数の小さいサン
プリングクロック信号ｃを高周波化すればよいので、同
期タイミングを高速化し、被制御部３を高速制御できる
。

【００１７】（実施例２）図３は、同期回路の第２の実
施例を示している。また図４はその波形を示している。 このものは、サンプリングクロック信号発信部５から発
信されたサンプリングクロック信号ｃは、図４において
（ａ）に示すように、遅延回路４からクロック信号ｃ１
〜ｃｎとして時間差をもって次々に発信される。（ｂ）
はデータ信号発信部１から発信されるデータ信号である
。

【００１８】このものは、データ信号の立ち下がりＥが
生じた時のＨ，Ｌの切り替りを判定回路６により検出す
る。図４の場合、クロック信号ｃ２とクロック信号ｃ３
の間で、Ｈ，Ｌの切り替りが検出されているので、クロ
ック信号ｃ２又はｃ３が選択される。ここで、クロック
信号ｃ３を選択した場合、その立ち上がりタイミングｔ
がデータＤＯ〜Ｄ７の読み取りタイミングとなる。

【００１９】なお本実施例の場合、データ信号の立ち下
がりＥが生じた時に、クロック信号のＨ，Ｌの切り替り
が複数検出される場合がある。したがってこの場合、こ
の立ち下がりＥが検出された後、最初の立ち下がりＦが
検出されたクロック信号ｃ３を選択する。

【００２０】

【発明の効果】以上説明したように本発明によれば、従
来手段のように高周波信号を不要にできるので、サンプ
リングクロック信号の周波数を高周波化して、同期タイ
ミングを高速化し、被制御部を高速制御できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の同期回路図

【図２】第
１の実施例における波形図

【図３】第２の実施例の同期回路図

【図４】第２の実施例における波形図

【図５】従来の同期回路図

【図６】従来の同期回路における波形図

【符号の説明】

１　　データ信号発信部 ２　　データ信号受信部 ３　　被制御部 ４　　遅延回路 ５　　サンプリングクロック信号発信部６　　判定回路 ７　　セレクター

Claims (1)

【特許請求の範囲】
1. 【請求項１】データ信号発信部と、データ信号受信部と
   を備え、このデータ信号受信部が、サンプリングクロッ
   ク信号発信部と、このサンプリングクロック信号発信部
   から発信されたサンプリングクロック信号と上記データ
   信号発信部から発信されたデータ信号を相対的に遅延さ
   せる遅延回路と、上記サンプリングクロック信号の切り
   替り時において、上記遅延回路から発信される信号のＨ
   ，Ｌの切り替りを検出する判定回路と、この切り替りが
   検出されたデータ信号を選択して被制御部へ発信するセ
   レクターとから成ることを特徴とする同期回路。