JPH04288865A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04288865A JPH04288865A JP3988891A JP3988891A JPH04288865A JP H04288865 A JPH04288865 A JP H04288865A JP 3988891 A JP3988891 A JP 3988891A JP 3988891 A JP3988891 A JP 3988891A JP H04288865 A JPH04288865 A JP H04288865A
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- JP
- Japan
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- power supply
- supply voltage
- supply line
- semiconductor integrated
- voltage
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 239000000203 mixture Substances 0.000 claims 1
- 210000002784 stomach Anatomy 0.000 claims 1
- 239000000872 buffer Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000020169 heat generation Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に関するもので、特に電源供給に関するものである。
に関するもので、特に電源供給に関するものである。
【０００２】
【従来の技術】図３は従来の半導体集積回路装置を示す
平面図であり、図において、１はＩＣチップ、２は第１
の電源電圧供給ライン、３は第２の電源電圧供給ライン
、５はＩＣチップ１上に構成された、バッファ領域、６
は目的とする論理動作を実現させる回路を構成させる内
部回路構成領域である。
平面図であり、図において、１はＩＣチップ、２は第１
の電源電圧供給ライン、３は第２の電源電圧供給ライン
、５はＩＣチップ１上に構成された、バッファ領域、６
は目的とする論理動作を実現させる回路を構成させる内
部回路構成領域である。
【０００３】次に動作について説明する。ＩＣチップ１
上に構成されたバッファ領域５と内部回路構成領域６に
は、第１の電源電圧供給ライン２、第２の電源電圧供給
ライン３が、共通に供給されている。
上に構成されたバッファ領域５と内部回路構成領域６に
は、第１の電源電圧供給ライン２、第２の電源電圧供給
ライン３が、共通に供給されている。
【０００４】例えば、このとき第１の電源電圧供給ライ
ン２に５Ｖ、第２の電源電圧供給ライン３に０Ｖの電位
を供給してやることで、ＩＣチップ１内のバッファや内
部回路は目的とする論理動作を行う。
ン２に５Ｖ、第２の電源電圧供給ライン３に０Ｖの電位
を供給してやることで、ＩＣチップ１内のバッファや内
部回路は目的とする論理動作を行う。
【０００５】
【発明が解決しようとする課題】従来の半導体集積回路
装置は以上のように構成されているので、内部回路が大
規模になるにつれて、消費電力が大きくなり、発熱など
によって回路の誤動作をまねくなどの問題点があった。
装置は以上のように構成されているので、内部回路が大
規模になるにつれて、消費電力が大きくなり、発熱など
によって回路の誤動作をまねくなどの問題点があった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、通常の電源電圧と、それ以下に
上記通常の電源電圧より低い電圧を供給することで複数
の電源電圧を供給できるとともに、これによりＩＣチッ
プの消費電力を低減できる半導体集積回路装置を得るこ
とを目的とする。
ためになされたもので、通常の電源電圧と、それ以下に
上記通常の電源電圧より低い電圧を供給することで複数
の電源電圧を供給できるとともに、これによりＩＣチッ
プの消費電力を低減できる半導体集積回路装置を得るこ
とを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、ＩＣチップ内に通常の電源供給ラインと
別に、その電源電圧より低い電圧を供給することのでき
る複数の電源供給ラインを設け、各セル毎に動作電源電
圧を選択することができるようにしたものである。
積回路装置は、ＩＣチップ内に通常の電源供給ラインと
別に、その電源電圧より低い電圧を供給することのでき
る複数の電源供給ラインを設け、各セル毎に動作電源電
圧を選択することができるようにしたものである。
【０００８】
【作用】この発明における半導体集積回路装置は、複数
の電源電圧で動作するセルが同一ＩＣチップ内に混在す
るので、低い電源電圧で動作するセルは、通常より消費
電力を低減することができる。その結果、ＩＣチップ全
体の消費電力を低減することができる。
の電源電圧で動作するセルが同一ＩＣチップ内に混在す
るので、低い電源電圧で動作するセルは、通常より消費
電力を低減することができる。その結果、ＩＣチップ全
体の消費電力を低減することができる。
【０００９】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１はＣＭＯＳゲートアレイに適用し
た例であり、１、２、３、５、６は図３の従来例に示し
た１、２、３、５、６と同様であるので、説明を省略す
る。４は第３の電源電圧供給ラインである。
ついて説明する。図１はＣＭＯＳゲートアレイに適用し
た例であり、１、２、３、５、６は図３の従来例に示し
た１、２、３、５、６と同様であるので、説明を省略す
る。４は第３の電源電圧供給ラインである。
【００１０】又、７ａは電源を第１の電源電圧供給ライ
ン２から供給させて動作している内部領域、７ｂは同様
に電源を第３の電源電圧供給ラインから供給させて動作
している内部領域である。
ン２から供給させて動作している内部領域、７ｂは同様
に電源を第３の電源電圧供給ラインから供給させて動作
している内部領域である。
【００１１】次に動作について説明する。第１の電源電
圧供給ライン２、第２の電源電圧供給ライン３、第３の
電源電圧供給ライン４へは、外部からそれぞれ電位を与
えるが、このとき、第１の電源電圧供給ライン２、第２
の電源電圧供給ライン３は通常通りそれぞれ５Ｖと０Ｖ
を供給する。そして、第３の電源電圧供給ライン４へは
、第１の電源電圧供給ライン２に供給している電位より
も低い電位、例えば３Ｖを供給する。
圧供給ライン２、第２の電源電圧供給ライン３、第３の
電源電圧供給ライン４へは、外部からそれぞれ電位を与
えるが、このとき、第１の電源電圧供給ライン２、第２
の電源電圧供給ライン３は通常通りそれぞれ５Ｖと０Ｖ
を供給する。そして、第３の電源電圧供給ライン４へは
、第１の電源電圧供給ライン２に供給している電位より
も低い電位、例えば３Ｖを供給する。
【００１２】第１の電源電圧供給ライン２に接続されて
いる内部領域７ａは、電源電圧５Ｖで動作し、第３の電
源電圧供給ライン４に接続されている。内部領域７ｂは
電源電圧３Ｖで動作する。
いる内部領域７ａは、電源電圧５Ｖで動作し、第３の電
源電圧供給ライン４に接続されている。内部領域７ｂは
電源電圧３Ｖで動作する。
【００１３】内部回路構成領域６内に構成されている回
路は、電源電圧が高い程、各セルの遅延時間は短くなり
（すなわち高速になり）、逆に消費電力は大きくなる。 又、電源電圧が低い程、各セルの遅延時間は長くなり（
すなわち低速になり）、逆に消費電力は小さくなる。
路は、電源電圧が高い程、各セルの遅延時間は短くなり
（すなわち高速になり）、逆に消費電力は大きくなる。 又、電源電圧が低い程、各セルの遅延時間は長くなり（
すなわち低速になり）、逆に消費電力は小さくなる。
【００１４】そこで、内部回路のうち、消費電力を大き
くしてでも高速動作を必要とするセル部分には高い電源
電圧を供給し、逆に動作速度を下げることの可能なセル
部分に対しては低い電源電圧を供給し、ＩＣチップ１全
体としての消費電力を低減することが可能となる。
くしてでも高速動作を必要とするセル部分には高い電源
電圧を供給し、逆に動作速度を下げることの可能なセル
部分に対しては低い電源電圧を供給し、ＩＣチップ１全
体としての消費電力を低減することが可能となる。
【００１５】実施例２．なお、上記実施例では、第１の
電源電圧供給ライン２、第３の電源電圧供給ライン４へ
は外部から別々に供給したものを示したが、外部からは
単一の電位（５Ｖ）のみを供給しておき、一方、図２に
示すごとくＩＣチップ１内に５Ｖを３Ｖに変換する電圧
変換回路８を設け、第３の電源電圧供給ライン４へ３Ｖ
を供給しても良く、上記実施例と同様の効果を奏する。 図２において１〜６は図１に示した１〜６と同様である
。
電源電圧供給ライン２、第３の電源電圧供給ライン４へ
は外部から別々に供給したものを示したが、外部からは
単一の電位（５Ｖ）のみを供給しておき、一方、図２に
示すごとくＩＣチップ１内に５Ｖを３Ｖに変換する電圧
変換回路８を設け、第３の電源電圧供給ライン４へ３Ｖ
を供給しても良く、上記実施例と同様の効果を奏する。 図２において１〜６は図１に示した１〜６と同様である
。
【００１６】実施例３．また、上記実施例では電源電圧
を２種類とし、５Ｖ、３Ｖで動作させたものを示したが
、２種類以上の電源電圧を有しても良く、上記実施例と
同様の効果を奏する。
を２種類とし、５Ｖ、３Ｖで動作させたものを示したが
、２種類以上の電源電圧を有しても良く、上記実施例と
同様の効果を奏する。
【００１７】
【発明の効果】以上のように、この発明によれば、ＩＣ
チップ内に複数の電源電圧供給ラインを設け、通常の電
源電圧で動作させるセルと通常の電源電圧より低い電源
電圧で動作させるセルを混在させることで、ＩＣチップ
全体の消費電力を低減できる効果がある。
チップ内に複数の電源電圧供給ラインを設け、通常の電
源電圧で動作させるセルと通常の電源電圧より低い電源
電圧で動作させるセルを混在させることで、ＩＣチップ
全体の消費電力を低減できる効果がある。
【図１】この発明の一実施例による半導体集積回路装置
を示す平面図である。
を示す平面図である。
【図２】この発明の他の実施例を示す半導体集積回路装
置を示す平面図である。
置を示す平面図である。
【図３】従来の半導体集積回路装置を示す平面図である
。
。
１ ＩＣチップ
２ 第１の電源電圧供給ライン
３ 第２の電源電圧供給ライン
４ 第３の電源電圧供給ライン
５ バッファ領域
６ 内部回路構成領域
７ａ 内部領域
７ｂ 内部領域
８ 電圧変換回路
Claims (1)
- 【請求項１】 下記のイ・ロを備えた半導体集積回路
装置。 イ．１つの半導体集積回路装置内に異なった複数の電源
電圧を供給することのできる電源電圧供給ラインを持ち
、 ロ．異なった複数の電源電圧で動作するセルが混在して
いる半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3988891A JPH04288865A (ja) | 1991-03-06 | 1991-03-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3988891A JPH04288865A (ja) | 1991-03-06 | 1991-03-06 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04288865A true JPH04288865A (ja) | 1992-10-13 |
Family
ID=12565516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3988891A Pending JPH04288865A (ja) | 1991-03-06 | 1991-03-06 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04288865A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE37475E1 (en) | 1994-01-19 | 2001-12-18 | Matsushita Electric Industrial Co., Ltd. | Logic synthesis method and semiconductor integrated circuit |
-
1991
- 1991-03-06 JP JP3988891A patent/JPH04288865A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE37475E1 (en) | 1994-01-19 | 2001-12-18 | Matsushita Electric Industrial Co., Ltd. | Logic synthesis method and semiconductor integrated circuit |
| USRE38152E1 (en) | 1994-01-19 | 2003-06-24 | Matsushita Electric Industrial Co., Ltd. | Logic synthesis method and semiconductor integrated circuit |
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