JPH04285795A - キャリアの発生を増進させる不揮発性メモリおよびそのプログラミング方法 - Google Patents

キャリアの発生を増進させる不揮発性メモリおよびそのプログラミング方法

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JPH04285795A
JPH04285795A JP3344147A JP34414791A JPH04285795A JP H04285795 A JPH04285795 A JP H04285795A JP 3344147 A JP3344147 A JP 3344147A JP 34414791 A JP34414791 A JP 34414791A JP H04285795 A JPH04285795 A JP H04285795A
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floating gate
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voltage
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JP3344147A
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Min Chan Koh
コー・ミン・チャン
Ming-Bing Chang
ミン・ビン・チャン
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    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
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    • H01—ELECTRIC ELEMENTS
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
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    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般に不揮発性メモリ・
デバイスに関し、特にフラッシュ（ｆｌａｓｈ）ＥＥＰ
ＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ　　ｅｒａｓａｂｌ
ｅ　　ｐｒｏｇｒａｍｍａｂｌｅ　　ｒｅａｄーｏｎｌ
ｙ　　ｍｅｍｏｒｙ）に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭはＥＰＲＯＭ（ｅｒａｓａ
ｂｌｅ　　ｐｒｏｇｒａｍｍａｂｌｅｒｅａｄーｏｎｌ
ｙ　　ｍｅｍｏｒｙ）に対する実質的な改良であると考
えられる。ＥＰＲＯＭは蓄積された情報を消去するため
に紫外線源を必要とするけれども、ＥＥＰＲＯＭは電気
的な信号で消去することが可能である。これは、電気的
に速く消去することができるばかりでなく、蓄積された
情報をシングル・バイトで消去することが可能であり、
紫外線を用いる方法では、ＥＰＲＯＭデバイス・メモリ
内に蓄積されたすべての情報を消去する。ＥＥＰＲＯＭ
における欠点は、ＥＥＰＲＯＭセルの大きさが非常に大
きくなることであり、これはＥＰＲＯＭが１つのトラン
ジスタを使用するのに対して、ＥＥＰＲＯＭでは２つの
トランジスタを使用することによる。従って回路の密度
が非常に重要な製品では、ＥＥＰＲＯＭはＥＰＲＯＭほ
ど望まれているものではない。
【０００３】フラッシュＥＥＰＲＯＭと呼ばれるメモリ
・デバイスが開発され、このデバイスは電気的に消去す
ることが可能であり、ＥＰＲＯＭと同程度の大きさの回
路密度を有する。構造的には、フラッシュＥＥＰＲＯＭ
はＥＰＲＯＭと非常によく似ているが、いくつかの異な
る構造を有する。機能的には、フラッシュＥＥＰＲＯＭ
はＥＰＲＯＭのように熱電子（ｈｏｔ　　ｅｌｅｃｔｒ
ｏｎ）の注入によってプログラミングされ、ＥＥＰＲＯ
ＭのようにＦーＮ（ＦｏｗｌｅｒーＮｏｒｄｈｅｉｍ）
トンネリングを通じて消去される。通常のＥＰＲＯＭま
たはＥＥＰＲＯＭには無い、フラッシュＥＥＰＲＯＭの
欠点は、オーバー・イレーズ（ｏｖｅｒｅｌａｓｅ）に
よるプログラミング時間の遅れである。フラッシュＥＥ
ＰＲＯＭでは、ソースにバイアスをかけて消去しており
、フローティング・ゲートに蓄積された電子は、ソース
領域へトンネルする。しかしその際にフローティング・
ゲートはしばしば正に帯電し、その結果チャネル領域の
しきい値電圧（ＶＴ）を低くする。低いＶＴでは、エネ
ルギの小さい熱電子が発生し、メモリ・セルをプログラ
ミングするために必要な時間は増加する。フラッシュＥ
ＥＰＲＯＭセルのプログラミングは一般に、制御ゲート
およびドレイン領域に比較的高い電圧を印加し、チャネ
ル領域の接合部分に電場を形成し、その接合部分に熱電
子を発生させる。発生した電子をフローティング・ゲー
トに注入し、セルに電荷を蓄積するすなわちプログラミ
ングする。もしＶＴが低い値であれば形成される電場は
弱く、接合部分で発生する電子は減少する。従って低い
ＶＴではプログラミングの時間が長くなる。
【０００４】プログラミングの遅れを解決するための、
いくつかの方法が知られているけれども、それらの方法
は一般に実施することを妨げる他の問題を有する。その
解決方法は例えば、チャネル領域をより高濃度にドーピ
ングすることである。高濃度にドーピングすると、消去
動作中にＶＴが低くなりすぎることを防止するけれども
、高濃度にドープされたチャネル領域には有効なキャリ
アが少なく、その結果読出し電流は低くなる。その低い
読み出し電流が不都合であるのは、チャネル領域がＯＮ
であるかＯＦＦであるかを判断する、すなわちメモリ・
セルの論理状態を読み出すために、多くの時間を必要と
するからである。プログラミングの遅れを解決するため
の他の方法は、メモリ・セルのオーバー・イレーズを避
けるあるいはしきい値電圧が低くなるのを避けるもので
ある。これは部分的な消去のパルス列（ｐａｒｔｉａｌ
　　ｅｒａｓｕｒｅ）を用いることにより達成され、各
々の消去の後にセルが消去されたかどうかを検出するも
のである。そのイレーザ信号のパルス列を使用する際の
問題は、セルを消去するために必要な時間が非常に増加
することであり、その結果この方法はあまり使用されて
いない。後で詳細に説明するプログラミングの遅れを解
決するための他の方法は、セルの制御ゲートに・プログ
ラミング電圧のパルス列を印加するものである。このパ
ルス・プログラミング電圧は、セルのフローティング・
ゲートへの電子の注入を増進させるけれども、プログラ
ミングのためには複数のパルスが必要であり、従ってプ
ログラミングの時間は増加する。
【０００５】
【発明が解決しようとする課題】本発明は、改良された
不揮発性メモリ・デバイスそして特に、電気的に消去す
ることが可能な不揮発性メモリ・デバイスを提供するこ
とを目的とし、そのメモリ・デバイスは回路の密度が大
きく、従来よりも改良されたプログラミングのスピード
を有するものである。
【０００６】
【課題を解決するための手段】上述の目的は本発明によ
って解決される。その実施例は、不揮発性のセルは基板
内のチャネル領域の上部に制御ゲートを有するものであ
る。フローティング・ゲートはチャネル領域の上部にあ
り、基板と制御ゲートとの間に配置される。第１および
第２拡散領域は基板内に形成され、チャネル領域によっ
て隔てられている。そのセルは、第１拡散領域に第１プ
ログラミング電圧を印加することによってプログラムさ
れ、その電圧は第１拡散領域と、フローティング・ゲー
ト下部のチャネル領域の部分との間に電場を形成する。 電流は基板を通じて第２拡散領域へ流れ、接合部分での
キャリアの発生を増進させる。ランプ型の前縁（ｌｅａ
ｄｉｎｇ　　ｅｄｇｅ）を有する第２プログラミング電
圧は、制御ゲートに印加され、電場を強化し、予め定め
られた論理状態にセルをプログラムする。
【０００７】
【実施例】多くのフラッシュＥＥＰＲＯＭセルは熱電子
の注入によってプログラムされる。フローティング・ゲ
ート下部のドレイン接合部分には電場が形成される。こ
の接合部分で電子はホット（ｈｏｔ）になり、上部のフ
ローティング・ゲートに注入され、電荷は蓄えられる。 フラッシュＥＥＰＲＯＭセルのプログラムミングは２つ
のプロセスで特徴付けられ、それは接合部分での電子の
発生、およびフローティング・ゲートへの電子の注入で
ある。一般にフラッシュＥＥＰＲＯＭセルのプログラミ
ングを制限するものは電子の発生である。なぜなら電子
の注入は速やかに行われるからである。制御ゲートに十
分大きな正の電圧をかけることによって、十分なポテン
シャルを形成し、電子をフローティング・ゲートに注入
する。プログラミング時間の大部分は、ドレイン接合部
分で十分に熱電子を生成し、適切に電子を注入する過程
に費やされる。本発明はドレイン接合部分で発生し、注
入される有効な電子数を増加させ、フラッシュＥＥＰＲ
ＯＭセルのプログラミングのスピードを向上させること
である。言い換えれば電子の発生を増進させるものであ
る。
【０００８】図１は本発明によるフラッシュＥＥＰＲＯ
Ｍセル部分断面図である。第１拡散領域であるドレイン
２２は、基板２０内に形成される。基板２０は例えばＰ
型導電性である第１導電性であり、ドレイン２２は例え
ばＮ型導電性である第２導電性である。基板２０を構成
する一般の物質は、シリコンあるいは他の半導体物質を
含む。ドレイン２２は周知のドーピング技術でその基板
内に形成され、例えばそれは熱的拡散あるいはイオン注
入である。第２拡散領域であるドレイン２４は基板２０
内に形成され、チャネル領域２６によってドレイン２２
と隔てられている。ソース２４もまた第２導電性である
。チャネル領域２６は基板２０の一部分であるから第１
導電性である。ドレイン２２に隣接するチャネル領域２
６の上部は導電性のあるフローティング・ゲート２８で
ある。フローティング・ゲート２８はゲート酸化物２９
のような誘電体によって、下部のチャネル領域と隔てら
れている。フローティング・ゲート２８は制御ゲート３
０と隔てられている。制御ゲート３０はチャネル領域２
６上に位置する。図１に示すように、制御ゲート３０は
分裂したあるいは段差のあるゲート構造を有する。言い
換えれば、制御ゲートの一部分はチャネル領域に隣接し
、他の部分はフローティング・ゲートに隣接するのであ
る。他の構造では、制御ゲート３０は２つに分離したゲ
ートであろう。また別の構造では、フローティング・ゲ
ートは従来のＥＰＲＯＭのように、チャネル領域の大部
分を覆うものであり、その場合制御ゲートはチャネル領
域に隣接しない。フローティング・ゲート２８および制
御ゲート３０は、ポリシリコンまたはゲート構造に適し
た他の導電性物質から構成される。
【０００９】図１に示すフラッシュＥＥＰＲＯＭセルは
、プログラムされるすなわち後述の３つの段階を経てフ
ローティング・ゲートが帯電する様子を示したものであ
る。それらの段階は同時に行われることもあり、また連
続して行われることもある。その１つの段階は、ドレイ
ン２２にＶＤで記述される第１プログラミング電圧を印
加する過程である。図１に示すようなＮチャネル・デバ
イスでは、第１プログラミング電圧は正である。第１プ
ログラミング電圧の適切な範囲は６ないし１２ボルトで
ある。もう１つの段階は、基板２０を通じてソース２４
に電流を流し、ドレイン２２とチャネル領域２６との間
の、例えば接合Ａである接合部分に電子を運ぶ。これは
ソース２４に電流ＩＳを直接流す、あるいは小さな負の
電圧を印加する（図には示されていない）ことによって
行われる。ソース２４に加える電流または電圧は大きな
値である必要はなく、接合Ａで電子を発生させることで
足りる。多くのＮチャネル・フラッシュＥＥＰＲＯＭデ
バイスでは、５０ないし２００マイクロ・アンペアの電
流または（ー０．３）ないし（ー０．５）ボルトの電圧
で十分である。通常のフラッシュＥＥＰＲＯＭでは、プ
ログラミング中にソース電流ＩＳを流してはいない。 一般にそのソースは接地されている。しかし、ソース電
流を流すことによって、接合Ａの近傍でソースが接地さ
れているときより、多くの電子を供給することができる
。こうして接合Ａでより多くの有効な熱電子が発生し、
フローティング・ゲート２８へ注入される。電子の発生
および電子の注入であるプログラミング中の２つの過程
において、ソース電流は電子の発生を増進させる。 電子の発生は通常セルのプログラミング時間を制限する
ものであるから、ソース２４を通じて電流を流すことに
よってプログラミング時間は減少する。
【００１０】図１に示すフラッシュＥＥＰＲＯＭセルを
プログラミングする際の残りの段階は、制御ゲート３０
に第２プログラミング電圧ＶＧを印加することであり、
この電圧はランプ型の前縁を有する。制御ゲート３０に
印加する電圧はポテンシャルを形成し、接合Ａに集まる
電子をフローティング・ゲート２８に注入する。通常の
フラッシュＥＥＰＲＯＭは、制御ゲートに電圧をかけて
おり、本発明ではフローティング・ゲートへの電子の流
れすなわち電流が最大になるように、制御ゲートに電圧
を印加している。その結果フローティング・ゲート２８
を十分に帯電させる時間すなわちプログラミングする時
間は最小となる。本発明はまた、制御ゲートにランプ状
の電圧を印加することによって、プログラミングのスピ
ードを改善している。ＶＧは適切な電圧および周期にラ
ンプされ、その周期は例えば５ないし１００マイクロ秒
の範囲である。
【００１１】図２のグラフを用いて、ランプ型電圧ＶＧ
がどのようにしてプログラミングのスピードを改善する
かを説明する。このグラフはフローティング・ゲート電
流（ＩＧ）を、フローティング・ゲート電圧（ＶＧ）と
チャネルしきい値電圧（ＶＴ）との差の関数として表現
したものであり、通常のフラッシュＥＥＰＲＯＭのプロ
グラミングに対するものである。フラッシュＥＥＰＲＯ
Ｍのプログラミングを説明する一般的な方法は、６ボル
ト程度にドレインをバイアスし、ソースを接地し、１２
ボルト程度に制御ゲートをバイアスする。このようにす
ると、ＶＧは一定値に保たれるが、最終的にチャネル領
域が非導通状態になるまでＶＴは変化する。このことを
図２のグラフで説明する。プログラミングする前ではＶ
Ｇは０ボルトであり、ＶＴは小さな値であり、ＶＧーＶ
Ｔは図中の点Ａで示される値である。大きな一定の電圧
ＶＧを印加すると、ＶＴは始めは小さな値であるが、チ
ャネル領域が非導通状態になるまで徐々に増加し、ＶＧ
の値に近づいてゆく。これは点Ａから点Ｂ、点Ｃ、点Ｄ
そして最終的に点Ａに戻る過程になる。
【００１２】電荷は電流に直接的に比例するので、フロ
ーティング・ゲートにおいて電荷が最大になるのは、フ
ローティング・ゲート電流ＩＧが最大になるときである
。従ってプログラミングに対する図２のグラフで望まれ
る部分は、波線で示されるＩＧが最大になる部分である
。この領域は最適なプログラミング区間を示す。なぜな
らゲートにおける電荷を最大にすることは、プログラミ
ング時間を減少させるからである。多数のフラッシュＥ
ＥＰＲＯＭは、図２に示す動作特性を有するが、最大電
荷領域（電荷が最大になる領域）を有効に使用していな
い。点Ａから点Ｂ、点Ｃ、点Ｄそして点Ａに戻る上述の
プログラミングの説明において、最大電荷領域で費やす
時間が非常に少ないのである。プログラムするために必
要な時間の多くは、電荷の流れが最小である点Ｂと点Ｃ
との間の領域で費されている。最大電荷領域を有効に使
用する１つの方法は、制御ゲート電極にパルス電圧列を
使用し、フラッシュＥＥＰＲＯＭをプログラムすること
である。パルス電圧列を使用する場合は、各々のパルス
に対して図２に示すサイクルが繰り返される。従って最
大電荷領域に費やす時間が短い単独のサイクルによるの
ではなく、セルは複数のサイクルでプログラムされる。 プログラミング電圧のパルス列を使用すると、最大電荷
状態（電荷が最大になる状態）で費やす時間は全体とし
て増加するけれども、最小電荷状態（電荷が最小になる
状態）で費やす時間も増加し、従って実用的ではない。 一般に各々のパルスは１００マイクロ秒を必要とし、フ
ローティング・ゲートを十分に帯電させるためには、約
１０パルスが必要である。
【００１３】本発明は、プログラミング時間の大部分を
最大電荷状態で消費させ、プログラミング時間を減少さ
せる。本発明においてはＶＧをランピング（ｒａｍｐｉ
ｎｇ）し、ある時間間隔で差（ＶＧーＶＴ）をほぼ一定
の値に維持する。他のプログラミング方法のように、制
御ゲートに電圧を印加すると、ＶＴは徐々に増加するで
あろう。しかし、プログラミングにランプ状の電圧を用
いることにより、（ＶＧーＶＴ）は他のプログラミング
方法における値ほど大きくならない。図２において、ラ
ンピングＶＧはＩＧを点Ａから点Ｄへ増加させる。ＶＧ
およびＶＴは同時に同程度の割合で増加するので、ＩＧ
は最大電荷領域内でほぼ一定の値に維持される。こうし
て、最大電荷状態で消費する時間を増加させるばかりで
なく、点Ｂおよび点Ｃへは到達しないのであるから、最
小電荷状態で消費する時間を実質的に削減している。最
終的にＩＧは点Ａに戻る。しかし最大電荷状態で消費す
る時間は、サイクルを繰り返すことなく、セルをプログ
ラミングするには十分である。制御ゲート電圧は５０マ
イクロ秒で０ボルトから１０ボルトに増加するようにラ
ンプすることが、Ｎチャネル・フラッシュＥＥＰＲＯＭ
セルをプログラミングするには適している。
【００１４】本発明によるプログラミングの段階を要約
したものが、図３に示す波形である。Ｎチャネル・デバ
イスでは正の電圧（ＶＤ）をドレイン領域に印加する。 こうしてフローティング・ゲートの下部に電場を形成す
る。電流（ＩＳ）はソース領域を通じて流れ、フローテ
ィング・ゲートの下部で電子を運ぶ。ソース領域を通じ
て電流を直接流す代わりに、そのソースに小さな電圧を
印加してもよいのは、同じ結果が得られるからである。 緩やかな傾斜の前縁を有する電圧（ＶＧ）を制御ゲート
に印加し、フローティング・ゲートに運ばれる電荷量を
最大にする。ＶＤ，ＩＳおよびＶＧの適切な値について
は、前述のものでよい。図３に示す各波形は、同時刻に
始まり同時刻に終わるものであるが、これは本発明に必
須の要件ではない。
【００１５】図４は本発明による改善効果を示すもので
あり、いくつかのプログラミング方法について、ＶＴを
時間の関数として表現したものである。プログラミング
のスピードは、ＶＴがチャネル領域を非動作状態にする
までの時間である。「パルスＶＧ」で示される曲線は、
パルスを単独に用いる通常のプログラミング方法に対す
る、ＶＴの変化を表している。この場合は、ＶＴは一定
時間中ほぼ一定であり、最終的に最大値に到達する。し
かし「ランプＶＧ」で示される曲線は、パルスではなく
ランピング制御ゲート電圧を使用した場合であり、ＶＴ
は速やかに増加する。ＶＴが最大値に、より速く到達す
るのでランピングＶＧを用いること自体で、パルスを使
用することに対する改善である。更なる改善は、制御ゲ
ート電圧をランピングしつつ、ソース領域を通じて電流
を流すことである。ソースを通じて電流を流し、制御ゲ
ート電圧をランピングすることが本発明によるプログラ
ミング方法である。そしてこの場合に対する曲線は、「
ランプＶＧ＋ソース電流」で示されるものである。前述
したようにランピングＶＧは、フローティング・ゲート
に運ばれる電荷量を最大にする（これは図２の説明の際
に述べている）。ソースに電流を流し、フローティング
・ゲート下部の接合部分に発生する電子の数を増加させ
る。こうして、より多くの電子がフローティング・ゲー
トを有効に帯電させる。より多くの有効な電子、および
制御ゲート電流を最大にすることである２つの要素が、
プログラミングのスピードを向上させている。
【００１６】
【発明の効果】本発明は、電子の発生過程を改善するこ
とにより、フラッシュＥＥＰＲＯＭセルのプログラミン
グ・スピードを向上させるものである。セルのソース領
域を通じて電流を流すことによって、非常に多くの電子
が発生する。ソース電流が存在することによって、電子
はバイアスされたドレインとチャネル領域との間の接合
部分に集められる。接合部分の電子は、通常の熱電子の
注入によって、フローティング・ゲートに注入される。 しかし、その注入過程は通常のフラッシュＥＥＰＲＯＭ
の場合より穏やかである。多くのフラッシュＥＥＰＲＯ
Ｍは、一定のゲート電圧あるいは一定のゲート電圧のパ
ルス列を用いてプログミングしているが、本発明では増
加する前縁を有するゲート電圧を印加している。ランプ
状のゲート電圧を印加すると、他のプログラミング方法
よりも穏やかに、フローティング・ゲートへ電子は注入
されるけれども、そのフローティング・ゲートへの注入
は、通常のフラッシュＥＥＰＲＯＭセルに比べて早く始
まる。本発明では電子の注入過程は穏やかであるが、そ
の過程は早く始まるので結果として、プログラミングの
時間は向上する。
【００１７】本発明によって、効果的にキャリアが発生
する不揮発性メモリ・デバイスおよびプログラミング方
法が提供され、前述の目的は達成される。これまで特定
の実施例について説明したが、本発明はこれらの実施例
に制限されない。当業者は、本発明の精神から逸脱する
ことなく、様々な改良および変形が可能であることを認
識するであろう。例えば本発明は前述の不揮発性メモリ
に制限されるものではない。特に、フラッシュＥＥＰＲ
ＯＭに使用されるものに制限されず、またＮチャネル・
デバイスに使用されるものに制限されない。今日ではい
くつかのメモリの構造が知られており、その多くは本発
明による利益を受けるであろう。さらに、説明に使用し
た電圧および電流の範囲は、本発明に制限されない。セ
ルをデザインする際にパラメータおよび変数を変更する
ことによって、そのデバイスに対する最適なレンジを定
めることが可能であり、定まったレンジの値を特定する
ことは実用的ではない。従って本発明は、請求の範囲内
でそのような改良および変更のすべてを含むことを意図
する。
【図面の簡単な説明】
【図１】本発明によるフラッシュＥＥＰＲＯＭセルの断
面図である。
【図２】ゲート電流（ＩＧ）を、フローティング・ゲー
ト電圧とチャネルのしきい値との差（ＶＧーＶＴ）の関
数として表現したグラフを示す。
【図３】フラッシュＥＥＰＲＯＭセルのプログラミング
・シーケンスを表現したものである。
【図４】フラッシュＥＥＰＲＯＭセルをプログラミング
する３つの方法について、チャネルのしきい値（ＶＴ）
を時間の関数として比較したものである。
【符号の説明】
２０　　基板 ２２　　第１拡散領域 ２４　　第２拡散領域 ２６　　チャネル領域 ２８　　フローティング・ゲート ２９　　ゲート酸化物 ３０　　制御ゲート

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】　　基板（２０）内のチャネル領域（２６
    ）上部の制御ゲート（３０），前記チャネル領域の部分
    上、かつ、前記基板と前記制御ゲートとの間に配置され
    るフローティング・ゲート（２８），および前記基板内
    で前記チャネル領域によって隔てられる第１（２２）お
    よび第２（２４）拡散領域を有する不揮発性メモリにお
    いて：前記第１拡散領域（２２）に第１プログラミング
    電圧（ＶＤ）を印加し、前記第１拡散領域と前記フロー
    ティング・ゲート下部の前記チャネル領域の部分との間
    の接合部分に、電場を形成する段階；前記基板を通じて
    前記第２拡散領域（２４）に電流（ＩＳ）を流し、前記
    第１拡散領域と前記フローティング・ゲート下部のチャ
    ネル領域の部分との間の前記接合部分に、より多くのキ
    ャリアを発生させる段階；および前記制御ゲートにラン
    プ状の前縁を有する第２プログラミング電圧（ＶＧ）を
    印加し、前記電場を強化し、予め定められた論理状態に
    前記メモリをプログラムする段階；から構成されること
    を特徴とする不揮発性メモリをプログラミングする方法
    。
  2. 【請求項２】　　不揮発性メモリのプログラミング中に
    第１プログラミング電力供給電圧（ＶＧ）が印加される
    端子を有し、基板（２０）内のチャネル領域（２６）の
    上部にある制御ゲート（３０）；前記チャネル領域の部
    分上、かつ、前記基板と前記制御ゲートとの間に配置さ
    れるフローティング・ゲート（２８）；および前記基板
    内に配置され、前記チャネル領域によって一方と隔てら
    れる第１拡散領域（２２）および第２拡散領域（２４）
    であって、前記第１拡散領域（２２）は前記不揮発性メ
    モリのプログラミング中に、第２プログラミング電力供
    給電圧（ＶＤ）が印加される端子を有し、前記第２拡散
    領域（２４）は前記不揮発性メモリのプログラミング中
    にソース電流（ＩＳ）が流れる端子を有し、前記第１拡
    散領域と、前記フローティング・ゲート下部の前記チャ
    ネル領域の前記部分との間の接合部分の電場を強化する
    、前記第１拡散領域（２２）および前記第２拡散領域（
    ２４）；から構成されることを特徴とし、キャリアの発
    生を強化する不揮発性メモリ。
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