JPH04280421A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04280421A JPH04280421A JP4213991A JP4213991A JPH04280421A JP H04280421 A JPH04280421 A JP H04280421A JP 4213991 A JP4213991 A JP 4213991A JP 4213991 A JP4213991 A JP 4213991A JP H04280421 A JPH04280421 A JP H04280421A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は製造歩留りを向上したＭ
ＯＳトランジスタの製造方法に関する。大量の情報を迅
速に処理する必要から情報処理装置の主体を構成する半
導体装置は大容量化が行われてＬＳＩやＶＬＳＩが実用
化されている。
ＯＳトランジスタの製造方法に関する。大量の情報を迅
速に処理する必要から情報処理装置の主体を構成する半
導体装置は大容量化が行われてＬＳＩやＶＬＳＩが実用
化されている。
【０００２】こゝで、半導体装置の大容量化は主として
単位素子の小型化によって行われていることから、単位
素子を構成するパターンは微小化しており、導体線路の
最小線幅はサブミクロン（Ｓｕｂ−ｍｉｃｒｏｎ） に
達している。
単位素子の小型化によって行われていることから、単位
素子を構成するパターンは微小化しており、導体線路の
最小線幅はサブミクロン（Ｓｕｂ−ｍｉｃｒｏｎ） に
達している。
【０００３】然し、単位素子の微小化のために隣接する
素子間の絶縁が低下したり、電気的特性がバラツクなど
の問題を生じている。
素子間の絶縁が低下したり、電気的特性がバラツクなど
の問題を生じている。
【０００４】
【従来の技術】ＭＯＳトランジスタを作るには公知のよ
うに、厚さが約５００μｍ でｐ型の導電型を示すシリ
コン（Ｓｉ） 基板を用い、このＳｉ基板（ 以下略し
てＳｉウエハ） の表面に気相成長法（ 略称ＣＶＤ
法） によって窒化シリコン（Ｓｉ３Ｎ４） 膜を被覆
してウエハ表面を保護した後、写真蝕刻技術（ フォト
リソグラフィ） を用いて素子分離用酸化膜形成位置に
あるＳｉ３Ｎ４ 膜を除去する。
うに、厚さが約５００μｍ でｐ型の導電型を示すシリ
コン（Ｓｉ） 基板を用い、このＳｉ基板（ 以下略し
てＳｉウエハ） の表面に気相成長法（ 略称ＣＶＤ
法） によって窒化シリコン（Ｓｉ３Ｎ４） 膜を被覆
してウエハ表面を保護した後、写真蝕刻技術（ フォト
リソグラフィ） を用いて素子分離用酸化膜形成位置に
あるＳｉ３Ｎ４ 膜を除去する。
【０００５】次に、水蒸気の存在の下で約１０００℃の
熱処理を行って厚さが約５０００Åの素子分離用酸化膜
を形成した後、熱燐酸（Ｈ３ＰＯ４） を用いて中央部
に存在するＳｉ３Ｎ４ 膜を除去する。
熱処理を行って厚さが約５０００Åの素子分離用酸化膜
を形成した後、熱燐酸（Ｈ３ＰＯ４） を用いて中央部
に存在するＳｉ３Ｎ４ 膜を除去する。
【０００６】次に、熱酸化を行って、素子分離用酸化膜
で囲まれた中央部のＳｉウエハ上に厚さが約２００ Å
の酸化シリコン（ＳｉＯ２）膜を形成した後、ＣＶＤ
法により、更にこのＳｉウエハ上に厚さが２０００〜３
０００ÅのポリＳｉ膜を形成する。
で囲まれた中央部のＳｉウエハ上に厚さが約２００ Å
の酸化シリコン（ＳｉＯ２）膜を形成した後、ＣＶＤ
法により、更にこのＳｉウエハ上に厚さが２０００〜３
０００ÅのポリＳｉ膜を形成する。
【０００７】次に、写真蝕刻技術を用いて素子分離用酸
化膜により囲まれた中央領域にゲートとなる領域を残し
、他の領域のポリＳｉ膜を除去する。次に、このゲート
領域と素子分離用酸化膜とをマスクとして使用し、イオ
ン注入装置を用いて砒素イオン（ Ａｓ＋ ） の注入
を行い、その後に注入したＡｓ＋ の活性化のための熱
処理を行うことによりＭＯＳトランジスタが作られてい
る。
化膜により囲まれた中央領域にゲートとなる領域を残し
、他の領域のポリＳｉ膜を除去する。次に、このゲート
領域と素子分離用酸化膜とをマスクとして使用し、イオ
ン注入装置を用いて砒素イオン（ Ａｓ＋ ） の注入
を行い、その後に注入したＡｓ＋ の活性化のための熱
処理を行うことによりＭＯＳトランジスタが作られてい
る。
【０００８】図２はこのようにして作られたＭＯＳトラ
ンジスタの断面構造を示すもので、ｐ型をしたＳｉウエ
ハ１の上に素子分離用酸化膜２に囲まれてｎ型のソース
領域３とドレイン領域４が中央のゲート５を挟んで設け
られている。
ンジスタの断面構造を示すもので、ｐ型をしたＳｉウエ
ハ１の上に素子分離用酸化膜２に囲まれてｎ型のソース
領域３とドレイン領域４が中央のゲート５を挟んで設け
られている。
【０００９】然し、ＬＳＩよりＶＬＳＩと大容量化が進
むに従って単位のＭＯＳトランジスタが小型化している
のに比例し、表面段差による断線の発生などの障害を抑
制する見地から熱処理やＣＶＤ 法により形成される膜
厚も薄くなっている。
むに従って単位のＭＯＳトランジスタが小型化している
のに比例し、表面段差による断線の発生などの障害を抑
制する見地から熱処理やＣＶＤ 法により形成される膜
厚も薄くなっている。
【００１０】例えば、素子分離用酸化膜２の厚さは従来
の約５０００Åより約２５００Åに減少してきており、
またゲート５を構成するポリＳｉ膜の下にあるゲート酸
化膜６の厚さも従来の約２００ Åより約１００Åに減
少してきている。
の約５０００Åより約２５００Åに減少してきており、
またゲート５を構成するポリＳｉ膜の下にあるゲート酸
化膜６の厚さも従来の約２００ Åより約１００Åに減
少してきている。
【００１１】さて、先に記したようにゲート５と素子分
離用酸化膜２をマスクとしてＡｓ＋ の注入を行った後
は、このイオンの活性化のために９００ 〜１０００℃
，３０ 分程度の熱処理が必要であるが、マスクの厚さ
が薄いためにこの熱処理の過程でＡｓ＋ がマスクとし
て働くＳｉＯ２膜を拡散して貫通し、トランジスタの閾
値電圧（Ｖｔｈ） を変動させたり、甚だしい場合はソ
ース領域３とドレイン領域４とを短絡させたり、或いは
素子間の絶縁を低下させるとなどの障害を発生させる。
離用酸化膜２をマスクとしてＡｓ＋ の注入を行った後
は、このイオンの活性化のために９００ 〜１０００℃
，３０ 分程度の熱処理が必要であるが、マスクの厚さ
が薄いためにこの熱処理の過程でＡｓ＋ がマスクとし
て働くＳｉＯ２膜を拡散して貫通し、トランジスタの閾
値電圧（Ｖｔｈ） を変動させたり、甚だしい場合はソ
ース領域３とドレイン領域４とを短絡させたり、或いは
素子間の絶縁を低下させるとなどの障害を発生させる。
【００１２】
【発明が解決しようとする課題】半導体集積回路は集積
化が進むに従ってチップを構成するトランジスタは小型
化しており、また、微細な導体線路の断線を避けるため
にはトランジスタの表面段差を少なくすることが必要で
ある。
化が進むに従ってチップを構成するトランジスタは小型
化しており、また、微細な導体線路の断線を避けるため
にはトランジスタの表面段差を少なくすることが必要で
ある。
【００１３】そのため素子分離用酸化膜やゲート酸化膜
などの厚さが減少している。然し、これが原因でイオン
注入処理後に行われる活性化用熱処理にあたって、注入
されているＡｓイオンが絶縁膜中を拡散して突き抜け、
トランジスタの特性を変動させたり、短絡させたりする
ことが問題で、この解決が課題である。
などの厚さが減少している。然し、これが原因でイオン
注入処理後に行われる活性化用熱処理にあたって、注入
されているＡｓイオンが絶縁膜中を拡散して突き抜け、
トランジスタの特性を変動させたり、短絡させたりする
ことが問題で、この解決が課題である。
【００１４】
【課題を解決するための手段】上記の課題はＳｉ基板上
に形成した素子分離膜により囲まれて存在するトランジ
スタ形成領域の中央部にゲートを形成した後、このＳｉ
基板に対してＡｓイオンの注入を行い、ゲートの両側に
ソースおよびドレイン領域を形成するＭＯＳトランジス
タの製造工程において、Ａｓイオンの注入後にＳｉ基板
上にＳｉ３Ｎ４ 膜を形成し、引き続いてＡｓイオン活
性化用の熱処理を行うことを特徴として半導体装置の製
造方法を構成することにより解決することができる。
に形成した素子分離膜により囲まれて存在するトランジ
スタ形成領域の中央部にゲートを形成した後、このＳｉ
基板に対してＡｓイオンの注入を行い、ゲートの両側に
ソースおよびドレイン領域を形成するＭＯＳトランジス
タの製造工程において、Ａｓイオンの注入後にＳｉ基板
上にＳｉ３Ｎ４ 膜を形成し、引き続いてＡｓイオン活
性化用の熱処理を行うことを特徴として半導体装置の製
造方法を構成することにより解決することができる。
【００１５】
【作用】本発明はＡｓ＋ の拡散速度は酸素イオン（Ｏ
２−） とのＡｓ−Ｏ結合が存在すると増加すると云う
実験事実から、この結合の発生を無くするために窒化膜
を設けるものである。
２−） とのＡｓ−Ｏ結合が存在すると増加すると云う
実験事実から、この結合の発生を無くするために窒化膜
を設けるものである。
【００１６】すなわち、Ａｓ＋ の拡散による短絡など
の障害はイオン注入後に行われる活性化用の熱処理温度
が高いために生ずることから、窒素（Ｎ２） 気流中で
行われる熱処理に当たっては、Ｏ２の混入を防ぐために
多大の注意が払われている。
の障害はイオン注入後に行われる活性化用の熱処理温度
が高いために生ずることから、窒素（Ｎ２） 気流中で
行われる熱処理に当たっては、Ｏ２の混入を防ぐために
多大の注意が払われている。
【００１７】然し、現状ではウエハの入替えに当たって
多少なりとも炉内へのＯ２の巻き込みを避けることがで
きず、そのためＯ２の影響を受ける。そこで、炉内に多
少のＯ２が存在しても、この影響を遮断する方法として
、本発明は活性化用の熱処理に先立って図１に示すよう
にＳｉ３Ｎ４ 膜７を素子形成の終わったウエハの全域
に形成するものである。
多少なりとも炉内へのＯ２の巻き込みを避けることがで
きず、そのためＯ２の影響を受ける。そこで、炉内に多
少のＯ２が存在しても、この影響を遮断する方法として
、本発明は活性化用の熱処理に先立って図１に示すよう
にＳｉ３Ｎ４ 膜７を素子形成の終わったウエハの全域
に形成するものである。
【００１８】なお、Ｓｉ３Ｎ４ 膜７の形成はＡｓ＋
の注入の前に行っても結果は同じである。
の注入の前に行っても結果は同じである。
【００１９】
【実施例】二枚のＳｉウエハを用意し、水蒸気の存在の
もとで熱処理を行い、この上に厚さが３８０ｎｍ のＳ
ｉＯ２膜を形成した。
もとで熱処理を行い、この上に厚さが３８０ｎｍ のＳ
ｉＯ２膜を形成した。
【００２０】このＳｉＯ２膜は素子分離用酸化膜に対応
している。次に、このＳｉＯ２膜のついたウエハに対し
、Ａｓ＋ を１６０ＫｅＶの加速電圧で２．５ ×１０
１６個／ ｃｍ２ の濃度で注入した。
している。次に、このＳｉＯ２膜のついたウエハに対し
、Ａｓ＋ を１６０ＫｅＶの加速電圧で２．５ ×１０
１６個／ ｃｍ２ の濃度で注入した。
【００２１】次に、一方のウエハについてのみＳｉＯ２
膜の上にスパッタ法によりＳｉ３Ｎ４ 膜を１０００Å
の厚さに形成し、両者についてＮ２気流中で温度１１５
０℃で１０分間に亙って熱処理を行った。
膜の上にスパッタ法によりＳｉ３Ｎ４ 膜を１０００Å
の厚さに形成し、両者についてＮ２気流中で温度１１５
０℃で１０分間に亙って熱処理を行った。
【００２２】図３はこの結果であり、また図４は同じ雰
囲気と温度条件で１０時間に亙って熱処理したものつい
ての測定結果であって、図３はフーリエ変換赤外分光法
（略称ＦＴ−ＩＲ）の測定結果であって、横軸に波数を
、また縦軸には吸収強度を任意単位で表している。
囲気と温度条件で１０時間に亙って熱処理したものつい
ての測定結果であって、図３はフーリエ変換赤外分光法
（略称ＦＴ−ＩＲ）の測定結果であって、横軸に波数を
、また縦軸には吸収強度を任意単位で表している。
【００２３】こゝで実線９は本発明を適用したＳｉ３Ｎ
４ 膜被覆Ｓｉウエハの特性を、また破線１０はＳｉ３
Ｎ４ 膜の無いＳｉウエハの特性を示しており、波数９
３０ の位置はＡｓ−０の結合がある場合に吸収を示す
位置であるが、本発明を適用したＳｉ３Ｎ４ 膜被覆Ｓ
ｉウエハについてはＡｓ−０の結合の存在を示す吸収は
見られない。
４ 膜被覆Ｓｉウエハの特性を、また破線１０はＳｉ３
Ｎ４ 膜の無いＳｉウエハの特性を示しており、波数９
３０ の位置はＡｓ−０の結合がある場合に吸収を示す
位置であるが、本発明を適用したＳｉ３Ｎ４ 膜被覆Ｓ
ｉウエハについてはＡｓ−０の結合の存在を示す吸収は
見られない。
【００２４】また、図４は二次イオン質量分析法（略称
ＳＩＭＳ） による分析結果であって、ＳｉＯ２膜の深
さ方向へのＡｓ濃度を示している。こゝで、一点破線１
１はＳｉ３Ｎ４ 膜形成した後活性化のための熱処理を
行わないウエハについての結果であり、Ａｓ濃度は約１
００ｎｍ の深さをピークとして急激に減少している。
ＳＩＭＳ） による分析結果であって、ＳｉＯ２膜の深
さ方向へのＡｓ濃度を示している。こゝで、一点破線１
１はＳｉ３Ｎ４ 膜形成した後活性化のための熱処理を
行わないウエハについての結果であり、Ａｓ濃度は約１
００ｎｍ の深さをピークとして急激に減少している。
【００２５】一方、実線１２はＳｉ３Ｎ４ 膜形成した
後に活性化処理を行ったウエハ、また破線１３はＳｉ３
Ｎ４ 膜をつけないで活性化処理を行ったウエハについ
ての結果であり、前者の濃度分布は比較的緩やかに減少
しているのに対し、後者は深さ約３５０ｎｍ の位置に
第２のピークがあり、Ａｓ＋ の拡散が進行したことを
示している。
後に活性化処理を行ったウエハ、また破線１３はＳｉ３
Ｎ４ 膜をつけないで活性化処理を行ったウエハについ
ての結果であり、前者の濃度分布は比較的緩やかに減少
しているのに対し、後者は深さ約３５０ｎｍ の位置に
第２のピークがあり、Ａｓ＋ の拡散が進行したことを
示している。
【００２６】以上の結果から、Ａｓ＋ の活性化処理に
先立ってＳｉ３Ｎ４ 膜を被覆することによりＡｓ−Ｏ
結合の発生を無くし、これによりＡｓ＋ の拡散を抑制
していることが判る。
先立ってＳｉ３Ｎ４ 膜を被覆することによりＡｓ−Ｏ
結合の発生を無くし、これによりＡｓ＋ の拡散を抑制
していることが判る。
【００２７】
【発明の効果】本発明の実施によりＡｓ＋ の活性化処
理に当たってＡｓ＋ の拡散を抑制することができ、こ
れによりトランジスタの特性のバラツキや隣接するトラ
ンジスタとの絶縁低下などの問題を無くすることができ
る。
理に当たってＡｓ＋ の拡散を抑制することができ、こ
れによりトランジスタの特性のバラツキや隣接するトラ
ンジスタとの絶縁低下などの問題を無くすることができ
る。
【図１】本発明を適用したＭＯＳトランジスタの構成断
面図である。
面図である。
【図２】ＭＯＳトランジスタの構成を示す断面図である
。
。
【図３】フーリエ変換赤外分光法による測定結果である
。
。
【図４】二次イオン質量分析法による測定結果である。
１ Ｓｉウエハ
２ 素子分離用酸化膜
６ ゲート酸化膜
７ Ｓｉ３Ｎ４ 膜
Claims (1)
- 【請求項１】 シリコン基板上に形成した素子分離膜
により囲まれて存在するトランジスタ形成領域の中央部
にゲートを形成した後、該シリコン基板に対し砒素イオ
ンの注入を行い、前記ゲートの両側にソースおよびドレ
イン領域を形成するＭＯＳトランジスタの製造工程にお
いて、砒素イオンの注入後に該シリコン基板上に窒化シ
リコン膜を形成し、引き続いて砒素イオン活性化用の熱
処理を行うことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4213991A JPH04280421A (ja) | 1991-03-08 | 1991-03-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4213991A JPH04280421A (ja) | 1991-03-08 | 1991-03-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04280421A true JPH04280421A (ja) | 1992-10-06 |
Family
ID=12627607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4213991A Pending JPH04280421A (ja) | 1991-03-08 | 1991-03-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04280421A (ja) |
-
1991
- 1991-03-08 JP JP4213991A patent/JPH04280421A/ja active Pending
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