JPH04278641A - データ記憶システム及び方法 - Google Patents

データ記憶システム及び方法

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JPH04278641A
JPH04278641A JP3318794A JP31879491A JPH04278641A JP H04278641 A JPH04278641 A JP H04278641A JP 3318794 A JP3318794 A JP 3318794A JP 31879491 A JP31879491 A JP 31879491A JP H04278641 A JPH04278641 A JP H04278641A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、データ処理に関するも
のであり、とりわけ、直接アクセス記憶装置への信頼性
のある、経済的な、高速度のデータ記憶に関するもので
ある。
【０００２】
【従来の技術及び発明が解決しようとする課題】データ
処理システムには、データ処理システムによる使用に備
えて、データを記憶するためのデータ記憶システムが設
けられているのが普通である。データ記憶システムには
、１つ以上の直接アクセス記憶装置（ＤＡＳＤ）を含め
ることが可能である。一般に用いられるＤＡＳＤのタイ
プの１つは、データが磁気ディスクに書き込まれ、磁気
ディスクから読み取られる固定ディスク・ドライブ・ア
センブリである。いくつかのＤＡＳＤを用いることによ
って、データ処理システムのデータ記憶要件を満たすの
に十分な容量を得ることができる。
【０００３】データ記憶システムに関する重要な関心事
は、記憶されたデータの保全である。ＤＡＳＤは、物理
的及び機械的故障を被りやすく、こうした環境において
は、ＤＡＳＤに記憶されたデータを回復することが困難
または不可能になる可能性がある。ＤＡＳＤの故障によ
ってデータが失われる可能性を減少させるために、さま
ざまなアプローチが用いられた。記憶されたデータを別
の記憶システムまたは装置に複写することによって、周
期的にそのバック・アップを周期的に行うのが、一般的
な方法である。しかし、これでは、最後の周期的バック
・アップ以降に、記憶システムに書き込まれたデータの
損失は回避されない。
【０００４】周期的バック・アップ・アプローチの変形
の１つは、記憶される全てのデータを、その書き込み時
に、２つの異なるＤＡＳＤに複製の形で記憶することに
よって、該データを忠実に写し取る、すなわち、シャド
ウを作成することである。ＤＡＳＤの故障が原因で、１
組のデータが失われると、重複データ・セットを代わり
に利用することができる。この方法の欠点は、複製デー
タの記憶に必要なＤＡＳＤ装置が犠牲になるということ
である。
【０００５】全ての記憶データの忠実な写をとるという
犠牲を払わずに、許容可能なデータ保全を行えるように
する方法の１つとして、検査合計データの回復が提案さ
れている。検査合計システムの場合、３つ以上のデータ
ＤＡＳＤにおける応答する位置のデータ・ビットが排他
的ＯＲ計算に利用され、結果として、検査合計と呼ばれ
る横パリティ・ビットのストリングが得られる。検査合
計データは、検査合計ＤＡＳＤに記憶されるので、１組
の原始データが失われても、残りのデータ及び検査合計
データを用いて、排他的ＯＲ計算によって回復し、復元
することができる。こうして、データを忠実に写し取る
システムに必要な３つ以上のＤＡＳＤではなく、１つの
ＤＡＳＤを用いて、３つ以上のＤＡＳＤのデータを保護
することができる。
【０００６】データ記憶に関するもう１つの重要な関心
事は、データ記憶及びデータ・アクセスの速度である。 データ検査合計は、システムが減速するので、データ保
全問題に対する許容可能な解決策ではない。検査合計シ
ステムの場合、記憶されているデータが改訂され、新し
いデータの重ね書きが施されると、検査合計データも変
更しなければならない。検査合計データを更新するため
、古い原始データと新しい原始データの排他的ＯＲ計算
を行い、次に、その結果ともとの検査合計データの排他
的ＯＲ計算を行うことによって、新しい検査合計データ
が得られる。各データ更新毎に、まず、データＤＡＳＤ
を読み取って、次に、書き直し、やはり、検査合計ＤＡ
ＳＤを読み取って、次に、書き直さなければならないの
で、システム速度が損なわれる。４つの読み取り及び書
き込み指令は、時間を要することになり、さらに、デー
タＤＡＳＤが用いられている間、データ処理システムか
ら送られる読み取り指令に利用することができない。
【０００７】これまでに実施された検査合計システムに
関するもう１つの問題は、検査合計データの記憶によっ
て重大なボトルネックが生じ、システム動作がさらに遅
くなるということである。システム・データの読み取り
及び書き込み指令は、いくつかのデータＤＡＳＤ間で分
散することができるが、検査合計データの記憶は、１つ
のＤＡＳＤまたは少数のＤＡＳＤにより集中することに
なる。データが、いくつかのデータＤＡＳＤの任意の１
つに書き込まれるか、あるいは、その任意のＤＡＳＤに
ついて更新される毎に、検査合計データを更新しなけれ
ばならない。この結果、検査合計データが維持されてい
る間、読み取り及び書き込みシステムの指令の流れが妨
げられることになる。この結果速度のペナルティが生じ
るため、検査合計技法では、速度と経済性の両方を満た
した上で、完全なデータ保護を行うことができなくなる
。
【０００８】本発明の重要な目的には、システム速度に
ペナルティを伴うことなく、検査合計データ保護方法の
コスト節約を実現するデータ記憶システムを提供するこ
と、記憶された検査合計データの更新が、合理化され、
検査合計データ記憶によって、システム速度を低下させ
るボルト・ネックが生じることのないシステムを提供す
ること、検査合計操作によって、システムの読み取り指
令に関して、記憶システムを利用できなくなることのな
いシステムを提供すること、書き込み指令応答時間が、
書き込み指令及び検査合計データ更新処理と結びつかな
いシステムを提供すること、故障したデータ記憶装置の
交換時に、システムを利用し続けることができるように
するシステムを提供すること、従来利用されてきたデー
タ記憶システムの欠点を克服するデータ記憶システムを
提供することがある。
【０００９】
【課題を解決するための手段】要するに、本発明によれ
ば、データ読み取り及び書き込み指令を送り出す、デー
タ処理システム用のデータ記憶システムが得られる。デ
ータ記憶システムには、データ処理システムからの原始
データが書き込まれる複数の装置を備えた原始データ記
憶機構が含まれている。計算装置が、原始データから検
査合計データを計算する。該システムには、計算した検
査合計データを書き込む専用の検査合計記憶機構、及び
、専用の検査合計記憶機構への書き込みの前に、計算し
た検査合計データを記憶する書き込みステージング記憶
領域若しくは機構が含まれている。
【００１０】又、本発明は、原始データ及びアドレス情
報を含む書き込み指令をＲＡＭステージング領域に納め
ることによって、そのステージングを行うステップと、
ステージング領域からステージされた書き込み指令を除
去し、そこから複数のＤＡＳＤのアドレス位置に原始デ
ータを書き込むステップが含まれる、データ処理システ
ムにデータを記憶するための方法を提供する。検査合計
データ回復情報が、書き込み指令に含まれるデータから
計算され、ステージング領域に記憶される。記憶された
検査合計情報は、専用の検査合計ＤＡＳＤに書き込まれ
る。
【００１１】
【実施例】図面を、とりわけ図１をまず参照すると、全
体が１２で表示され、本発明の原理に従って作られたデ
ータ記憶システムを備える、全体が１０で表示されたデ
ータ処理またはコンピュータ・システムの一部が示され
ている。データ処理システム１０には、チャネル・アダ
プタ１６を介して高速システム・チャネルまたはバス１
８と通信する中央演算処理装置（ＣＰＵ）１４が含まれ
ている。本発明のデータ記憶システム１２は、チャネル
１８に結合されて、システムのＣＰＵとのデータ及び指
令の交換を行う。プリンタ、キーボード、ディスプレイ
等のような他の入力／出力装置（不図示）も、システム
・チャネル１８を介してＣＰＵと通信することが可能で
ある。ＣＰＵ１４によって、または、その制御下で供給
されるデータは、チャネル１８を介してデータ記憶シス
テム１２に送られ、記憶される。これを行うため、記憶
されるデータを含む書き込み指令が、ＣＰＵからデータ
記憶システム１２に加えられる。逆に、ＣＰＵまたはデ
ータ処理システムの他のコンポーネントによる利用のた
め、データ記憶システム１２からデータ供給を行うこと
も可能である。この機能は、チャネル１８を介してシス
テム１２に結合される読み取り指令によって行われる。
【００１２】一般に、データ記憶システム１２は、外部
で、ＣＰＵ１４から独立して実現されるものであり、デ
ータ記憶システム１２とチャネル１８の間の通信を管理
するチャネル・インターフェイス２０、及び、チャネル
１８を介して受信したデータが書き込まれ、そこから記
憶されているデータが読み取られるデータ記憶機構２２
を具備する。データ記憶機構２２と無関係にアクセスさ
れる専用検査合計データ記憶機構２４が、データ記憶機
構２２に記憶されているデータから計算される検査合計
パリティ・ビット情報の記憶のために設けられている。 検査合計情報は、データ記憶機構２２において装置が故
障した場合、失われたデータの回復及び復元を可能にす
る。
【００１３】本発明の重要な特徴は、利用及び操作が、
インテリジェント・コントローラ２８によって調整され
、最適化される書き込みステージング記憶領域２６がデ
ータ記憶システム１２に含まれていることである。デー
タ記憶システム１２におけるデータの流れは図２に概略
的に示されている。即ち、書き込みデータの流れは、実
戦で示され、読み取りデータの流れは、破線で示されて
いる。ステージング記憶領域２６は、電力遮断の心配の
ない持久ＲＡＭが望ましい。ステージング記憶領域２６
の速度は、記憶機構２２及び２４の速度に比べてかなり
高速であり、記憶領域２６の容量は、比較的大きい。 インテリジェント・コントローラ２８は、ＣＰＵ１４の
動作と並行して、また、それとほぼ無関係に動作するの
が望ましい。
【００１４】図２を参照すると、ＣＰＵ１４によってデ
ータ記憶システム１２に送られて、記憶される、原始デ
ータを含む書き込み指令は、当初、書き込みステージン
グ記憶領域２６に納められ、書き込み指令の完了の肯定
応答が、データ記憶機構２２にデータが書き込まれるの
を待たずに、送られる。書き込みステージング記憶領域
２６の速度によって、この転送は、迅速に行われ、迅速
な肯定応答によって、他のアクティビティのためにシス
テム資源が即座に解放されるが、データ記憶手順は、デ
ータ記憶システム１２内において別個に続行される。結
果として、データ記憶システム１２は、書き込み指令に
対する応答時間が迅速になる。
【００１５】本発明の実施例の場合、システムの要件に
従って、用いられるＤＡＳＤアセンブリが多くなったり
、あるいは、少なくなったりする可能性があるが、デー
タ記憶機構２２には、ＤＡＳＤアセンブリ３０、３２、
３４、及び、３６が含まれている。検査合計データ記憶
機構２４は、専用の独立したＤＡＳＤアセンブリ３８で
ある。検査合計データは、原始データが記憶されている
ＤＡＳＤアセンブリ３０〜３６とは異なるＤＡＳＤアセ
ンブリ３８に分離されるので、検査合計装置におけるデ
ータの読み取り及び書き込みによって、データ記憶装置
へのアクセスに対する妨害が最小限にとどめられる。
【００１６】当初、書き込みステージング記憶領域２６
に記憶されたデータが、引き続きＤＡＳＤアセンブリ３
０〜３６に書き込まれ、検査合計情報が計算されて、検
査合計ＤＡＳＤアセンブリ３８に書き込まれる。こうし
たデータ計算及び書き込み機能は、後述のようにＣＰＵ
１４の動作とは関係なく、それ以上の書き込み及び読み
取り指令に対するデータ記憶システム１２のアクセス可
能性を大幅に低下させることなく、制御される。
【００１７】書き込まれるデータは、書き込みステージ
ング記憶領域２６に記憶されるので、いくつかのデータ
取扱いの利点が得られる可能性がある。新しいデータが
、ステージング記憶領域２６に保持されたデータと同じ
アドレスに書き込まれる場合、第１の書き込みより第２
の書き込みが優先され、書き込みステージング記憶領域
２６の第１のデータは、第２のデータに置き換えられる
ことになり、第１のデータはＤＡＳＤアセンブリに書き
込まれない。書き込みステージング記憶領域２６に存在
するデータを読み取る指令を受け取ると、該記憶領域か
ら迅速にデータが読取られ、ＤＡＳＤアセンブリへのア
クセスは不要である。これらの操作は、両方とも、比較
的緩慢なＤＡＳＤへのアクセスを排除するので、データ
の取扱い速度が向上する。書き込みステージング記憶領
域２６に保持されていないデータの読み取り指令は、従
来のように、ＤＡＳＤアセンブリ３０〜３６からデータ
を読み取るやり方で処理される。
【００１８】図３には、データ記憶システム１２の機能
要素がより詳細に示されている。インテリジェント・コ
ントローラ２８には、共に、チャネル・インターフェイ
ス２０に接続されて、チャネル１８を介して送られてく
る読み取り指令及び書き込み指令を受信する、読み取り
指令プロセッサ４０及び書き込み指令プロセッサ４２が
含まれている。書き込み指令プロセッサ４２に関連して
いるのは、書き込みステージング記憶領域２６に記憶さ
れているデータにアクセスするための制御装置４４と、
書き込みステージング記憶領域２６に記憶されているデ
ータの待ち行列を形成するための制御装置４６である。 各ＤＡＳＤアセンブリ３０〜３８には、磁気ディスク・
ドライブ・アセンブリの形をとるのが望ましいＤＡＳＤ
装置、及び、対応する装置に書き込まれるデータのトラ
ックを保持する小形の専用トラック・バッファが設けら
れている。指令プロセッサ４０及び４２は、互いに、ま
た、データＤＡＳＤアセンブリ３０〜３６に接続されて
、通信を行うようになっている。書き込み指令プロセッ
サ４２は、書き込みステージング記憶領域２６、検査合
計ＤＡＳＤアセンブリ３８、及び、検査合計計算装置４
８とも通信を行う。
【００１９】一般的な検査合計データ回復方法を用いる
ことが可能である。例えば、４つのＤＡＳＤアセンブリ
３０〜３６の同じ物理的アドレスに、下記のデータ・ビ
ットが記憶されるものと仮定する。下記表において、４
組のデータ・ビットは、データ１〜４で識別される。ビ
ット列について排他的ＯＲ計算を行って、検査合計ビッ
ト行に示すようなビット列の横パリティを求めることに
よって、検査合計ビットが得られる。検査合計データは
、データ回復に備えて記憶される。 表１ １００１０１００　　　　　　　　　　データ１１１１
１０１０１　　　　　　　　　　データ２０００１１０
１１　　　　　　　　　　データ３１１１１００１１　
　　　　　　　　　データ４１０００１００１　　　　
　　　　検査合計ビット
【００２０】ＤＡＳＤアセンブ
リ３０〜３６の１つにおけるデータが失われても、検査
合計情報を用いて回復することができる。例えば、表１
のデータ３が失われた場合、残りの原始データ及び検査
合計データについて、排他的ＯＲ計算が行われ、横パリ
ティビットが、失われたデータ・ビットと同じになる。 表２ １０００１００１　　　　　　　　検査合計ビット１０
０１０１００　　　　　　　　　　データ１１１１１０
１０１　　　　　　　　　　データ２１１１１００１１
　　　　　　　　　　データ４０００１１０１１　　　
　　　　　回復したデータ３
【００２１】データが重ね
書きによって置き換えられると、検査合計データの更新
も行われる。上記表１のデータ２が、新しいデータ２に
置き換えられるものと仮定する。全原始データの横パリ
ティ・ビットを求めることによって、新しい検査合計ビ
ットを計算することが可能である。 表３ １００１０１００　　　　　　　　　　データ１１０１
１１０００　　　　　　　　新データ２０００１１０１
１　　　　　　　　　　データ３１１１１００１１　　
　　　　　　　　データ４１１０００１００　　　　　
　　　新検査合計ビット
【００２２】この計算には、全
てのデータＤＡＳＤアセンブリからデータを読み取るこ
とが必要になるので、新データ２及び旧データ２と、既
存の検査合計データから新検査合計データを計算するこ
とが望ましい。まず、新データと置き換えられるデータ
に関して、排他的ＯＲ計算が行われる。 表４ １１１１０１０１　　　　　　　　旧データ２１０１１
１０００　　　　　　　　新データ２０１００１１０１
　　　　　　　　データ２の排他的ＯＲビット
【００２
３】次に、新しい検査合計ビットを得るために、結果得
られたデータ２の排他的ＯＲビットと既存の検査合計ビ
ットが排他的ＯＲ計算によって比較される。 表５ ０１００１１０１　　　　　　　　データ２の排他的Ｏ
Ｒビット１０００１００１　　　　　　　　旧検査合計
ビット１１０００１００　　　　　　　　新検査合計ビ
ット
【００２４】このタイプの検査合計データ回復アプ
ローチによって、従来の実施例には望ましくない遅延が
生じた。書き込み指令は、どれも、既存のデータを読み
取り、排他的ＯＲ計算を行い、新しいデータを書き込む
ことを必要とする。さらに、既存の検査合計データを読
み取り、別の排他的ＯＲ計算を行い、新しい検査合計デ
ータを書き込まなければならない。これらの読み取り及
び書き込みは、他の読み取り指令の妨害になり、この妨
害のために、検査合計システムの性能が劣化することに
なる。後述のように、ＤＡＳＤ３０〜３６に対する不必
要な書き込み指令を回避することによって、データ記憶
システム１２においてこの妨害が減少することになる。 原始データの読み取り及び書き込みは、いくつかのＤＡ
ＳＤ間で分散されるが、検査合計データの読み取り及び
書き込みは、１つのＤＡＳＤまたは少数のＤＡＳＤに集
中する。どの書き込み指令も、検査合計ＤＡＳＤに対す
るアクセスが必要であり、結果生じるボトルネックのた
めに、記憶システムの応答時間が増し、データ処理シス
テムの速度が低下する。
【００２５】前述のように、検査合計データを記憶する
ために専用のＤＡＳＤアセンブリ３８を用いることによ
って、ＤＡＳＤアセンブリ３８に対する書き込み時に、
データＤＡＳＤアセンブリ３０〜３６にアクセスし、読
み取り指令を実行することが可能になる。データＤＡＳ
Ｄアセンブリ３０〜３６は、全て、同じ容量を有してい
る必要はない。ＤＡＳＤアセンブリ３８は、最大のデー
タＤＡＳＤと同じか、あるいは、保護すべき任意のデー
タＤＡＳＤアセンブリにおける最大のデータ量と同じ容
量を有していることが望ましい。所望の場合、２つ以上
の検査合計ＤＡＳＤアセンブリを用いることも可能であ
る。
【００２６】本発明のデータ記憶システム１２の場合、
チャネル・インターフェイス２０を介して結合された全
ての書き込み指令は、コントローラ２８の書き込み指令
プロセッサ４２によって書き込みステージング記憶領域
２６に送られる。書き込み指令を書き込みステージング
記憶領域２６に記憶すると、インテリジェント・コント
ローラ２８は、インターフェイス２０及びチャネル１８
を介して、書き込み指令の実行が完成したことをＣＰＵ
に伝えるので、書き込み実行の遅延が回避される。デー
タ処理システム１０の動作の続行とは関係なく、新たに
記憶される書き込み指令の内容に置き換えられるデータ
は、目標ＤＡＳＤから読み取られて、新しいデータと共
に検査合計計算装置４８に送られる。結果得られる排他
的ＯＲビットは、書き込みステージング記憶領域２６に
記憶される。
【００２７】典型的なディスク・バッファ及びキャッシ
ュ構成とは異なり、書き込みステージング記憶領域２６
は、比較的大容量であって、データ・スループットを合
理化し、検査合計ＤＡＳＤアセンブリ３８に対するアク
セスの所要時間を最小限にとどめて、従来のシステムで
経験した検査合計のボルトネック問題を回避するデータ
処理技法の利用を可能ならしめる。書き込みステージン
グ記憶領域２６の容量は、関連する検査合計情報と共に
、数百ないし数千の書き込み指令を保持するのに十分な
大きさであることが望ましい。例えば、容量が約５００
メガバイト（Ｍｂ）以上、平均書き込み指令長が約４キ
ロバイト（Ｋｂ）、最大書き込み指令長が２５６Ｋｂの
ＤＡＳＤ装置を備えたデータ処理システムの場合、本発
明の利点は、最小サイズが約１Ｍｂの書き込みステージ
ング記憶領域で実現することができるが、望ましいのは
、２Ｍｂ〜１６Ｍｂの範囲であり、特に約８Ｍｂの値が
望ましい。
【００２８】原始データ及び検査合計データが、ＤＡＳ
Ｄの磁気媒体表面の経路に沿って掃引する変換ヘッドに
よってＤＡＳＤアセンブリ３０〜３８に書き込まれる。 媒体上に形成されたトラックのデータ記憶セクタは、デ
ータの書き込みまたは読み取りを行う媒体の特定の領域
と整合のとれるように、ヘッドの位置決めを行うのに用
いられるアドレスを有しており、これらのアドレスは、
ヘッドの掃引経路に関連したシーケンスを備えている。 例えば、典型的なＤＡＳＤアセンブリの場合、ヘッドは
、最低の物理データ・アドレスから最高の物理データ・
アドレスへと掃引する。比較的大きいステージング記憶
領域を用いる理由の１つは、ＤＡＳＤアセンブリ３８に
対するデータの書き込みと掃引経路に沿った物理データ
・アドレスを調整して、ＤＡＳＤアセンブリ３８の動作
速度を増すことによって、システムの性能を高めるデー
タ待ち行列技法の利用が可能になるためである。
【００２９】図３に示すように、書き込み指令待ち行列
制御装置４６には、データ・ブロック化機能及び掃引順
序づけ機能が備わっている。通常、ステージング記憶領
域２６には、データＤＡＳＤ３０〜３６の１つに対する
書き込み準備の整った多数の書き込み指令が充填される
。各書き込み指令は、検査合計計算装置によって得られ
る、対応する排他的ＯＲ検査合計計算結果に関連してい
る。この排他的ＯＲ検査合計データは、ＤＡＳＤアセン
ブリ３８に書き込まれる新しい検査合計データの計算に
用いられる。書き込み指令原始データと検査合計データ
は、同じ物理アドレスを有しているが、ただし、異なる
ＤＡＳＤアセンブリに有している、すなわち、検査合計
データはＤＡＳＤアセンブリ３８、原始データは、ＤＡ
ＳＤアセンブリ３０〜３６の１つに有している。
【００３０】データが書き込みステージング記憶領域２
６から除去されて、ＤＡＳＤに書き込まれる際、既存の
検査合計データを得るため、ＤＡＳＤアセンブリ３８の
読み取りが行われる。既存の検査合計データは、書き込
みステージング記憶領域２６からの検査合計計算データ
と共に、検査合計計算装置４８に送られ、新しい検査合
計データを得るために、排他的ＯＲ計算が行われ、この
新しい検査合計データが、さらにＤＡＳＤアセンブリ３
８に書き込まれる。検査合計計算装置４８は、旧データ
の読み取りを可能にし、さらに、変換ヘッドの下で磁気
媒体の連続パスまたは閉パスを行って新データの書き込
みを可なえるようにするのに十分なほど、高速であるこ
とが望ましい。
【００３１】もう１つの代替例では、既存の検査合計デ
ータを読み取り、排他的ＯＲ計算を行って、その結果、
すなわち、新しい検査合計データを書き込みステージン
グ記憶領域２６に記憶する。このアプローチの場合、検
査合計データが、書き込みステージング記憶領域２６か
らＤＡＳＤアセンブリ３８に書き込まれ、それ以上の計
算は不要である。ＤＡＳＤアセンブリ３８に新しい検査
合計データが書き込まれる時、または、それ以前に、デ
ータＤＡＳＤアセンブリ３０〜３６の１つのおける同じ
物理アドレスに、対応する新しい原始データの書き込み
が行われる。後述の書き込み優先機能の利点を最大限に
生かすには、新しい原始データを書き込みステージング
記憶領域２６に保持し、対応する検査合計データの書き
込みが行われるまで、ＤＡＳＤ３０〜３６に対するデー
タの書き込みを遅延させるのが望ましい。
【００３２】制御装置４６のデータ・ブロック化機能は
、隣接したアドレス及び連続したアドレスを備えるデー
タを識別することによって行われる。書き込みステージ
ング記憶領域２６に納められている間に、このデータが
単一の書き込み指令に含まれるデータ・ブロックをなす
ように組み合わせられてから、ＤＡＳＤアセンブリに書
き込まれる。１つの長い指令を実行する方が、いくつか
の短い指令を実行するよりも速いので、これによって書
き込み操作の速度が増すことになる。制御装置４６の掃
引機能は、物理アドレスが、検査合計ＤＡＳＤ３８に対
するヘッドの掃引経路と同じ順序になるように、記憶さ
れているデータの順序づけを行うことによって実施され
る。ヘッドが記憶媒体を掃引する際、この順序で待ち行
列に入れられたデータが、ＤＡＳＤアセンブリに流れ、
不必要なヘッドの移動を伴わずにデータの書き込みが行
われる。ヘッドのシーク移動で失われる時間が、最小限
に抑えられる。本発明の望ましい実施例の場合、記憶領
域は十分に大きいので、典型的な操作の場合、ヘッドが
データ記憶媒体の掃引を行うにつれて、平均して、ほぼ
３つ目または４つ目のトラック毎に、検査合計データの
書き込みが行われることになる。
【００３３】ステージされたデータのアクセス制御装置
４４は、ＤＡＳＤアセンブリの１つに対するデータの書
き込みに先立って、書き込みステージング記憶領域２６
に記憶されているデータにアクセスし、これを利用でき
るようにする。制御装置４４には、高速読み取り機能が
備わっている。読み取り指令プロセッサ４０が、読み取
り指令を受信すると、必要なデータが書き込みステージ
ング記憶領域２６に存在するか否かを確かめるため、制
御装置４４に対して質問を行う。存在する場合、そのデ
ータが読み取り指令プロセッサに与えられ、ＤＡＳＤア
センブリにアクセスすることを必要とせずに、読み取り
指令が実行される。この結果、ＲＡＭ速度はＤＡＳＤ速
度に比べてかなり速いので、速度を増すことになる。一
般的なＤＡＳＤのアクセス時間は、ほぼミリ秒の範囲内
とすることができ、一方、一般的なＲＡＭ記憶の場合の
データ・アクセス時間は、ナノ秒の範囲内にすることが
できる。また、ＤＡＳＤアセンブリ３０〜３６のトラッ
ク・バッファにおいて、必要なデータを提供することも
でき、これによって、高速読み取りのソースが追加され
ることになる。
【００３４】ステージされたデータのアクセス制御装置
４４は、書き込み優先機能も備えている。書き込み指令
プロセッサ４２が受信する書き込み指令をチェックして
、それが、書き込みステージング記憶領域２６に保持さ
れているデータの重ね書きであるか否かが判定される。 重ね書きであれば、置き換えられるデータは、データ書
き込み待ち行列から除去され、新しい書き込み指令と共
に検査合計計算装置４８に送られて、新しい排他的ＯＲ
計算が行われることになる。次に、新しいデータ及び対
応する検査合計データが、書き込みステージング記憶領
域２６に加えられる。この結果、ＤＡＳＤアセンブリに
対する重ね書きデータの書き込みが回避されることによ
って、データ記憶システム１２の動作速度が増すことに
なる。
【００３５】書き込み指令の受信後に、既存データを読
み取り、排他的ＯＲ計算を実施する案に対する代替案と
して、置き換えられるべき先在データを読み取らずに、
書き込み指令を書き込みステージング記憶領域２６に記
憶することができる。このアプローチの場合、データＤ
ＡＳＤと検査合計ＤＡＳＤの両方について読み取りが行
われ、書き込み指令が待ち行列の先頭に達すると、排他
的ＯＲ計算が行われることになる。この利点は、書き込
み優先によって、最終検査合計の計算及びデータと検査
合計の書き込みが排除されるだけでなく、初期データ読
み取り及び検査合計計算の必要もなくなるという点にあ
る。
【００３６】検査合計計算装置は、独立した装置とする
のではなく、インテリジェント・コントローラ２８また
は書き込みステージング記憶領域２６に組み込むことも
可能である。書き込みステージング記録領域２６には、
電力遮断を免れるためのバッテリによるバックアップ電
源を備えたＤＲＡＭまたはＳＲＡＭを含めることができ
る。代替案として、非持久性ＲＡＭを、電力が失われた
後、ＲＡＭ内容を回復するためのＤＡＳＤ書き込みジャ
ーナルに関連して用いることができる。電荷のウェルま
たは磁気粒子といった他の持久ＲＡＭも利用することが
可能である。
【００３７】電力が遮断されると、データ記憶状況が保
持され、ＤＡＳＤアセンブリ３０〜３８にまだ書き込ま
れていないデータの損失は生じない。さらに、データＤ
ＡＳＤアセンブリの１つが故障し、交換の必要がある場
合、記憶システム１２の利用可能性を維持することがで
きる。読み取り指令を実行するために、他のＤＡＳＤア
センブリを利用することが可能であり、また、検査合計
データ、及び、記憶されている他の原始データを用いて
アクセスし、回復するために、明らかに故障したデータ
ＤＡＳＤアセンブリに記憶されていたデータを利用する
ことが可能である。さらに、データＤＡＳＤの１つが使
用禁止になっても、引き続き書き込み指令を実行するこ
とが可能である。
【００３８】
【発明の効果】データ処理システムの動作を遅らせるこ
となくデータ記憶システムにおいて書き込み指令及び検
査合計データを処理することができる。
【図面の簡単な説明】
【図１】本発明に従って作られたデータ記憶システムを
備えるデータ処理システムの単純化された、部分概略ブ
ロック図である。
【図２】本発明のデータ記憶システムにおけるデータの
流れを示す概略ブロック図である。
【図３】本発明のデータ記憶システムの機能要素に関す
る概略ブロック図である。
【符号の説明】
１２・・・データ記憶システム、２０・・・チャネル・
インターフェイス、２２・・・データ記憶機構、　　　
　２４・・・検査合計データ記憶機構、２６・・・書込
みステージング記憶領域、２８・・・インテリジェント
・コントローラ

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】　　データ読み取り及び書き込み指令を出
    すデータ処理システムからの原始データが書き込まれる
    複数の装置を具備した原始データ記憶機構と、前記原始
    データから検査合計データを計算する計算手段と、計算
    した検査合計データが書き込まれる専用検査合計記憶機
    構と、前記専用検査合計記憶機構への書き込みの前に、
    計算した検査合計データが記憶される書き込みステージ
    ング記憶領域と、を有するデータ記憶システム。
  2. 【請求項２】　　前記原始データ記憶機構には、複数の
    直接アクセス記憶装置（ＤＡＳＤ）が含まれており、前
    記専用検査合計記憶機構には、もう１つのＤＡＳＤが含
    まれていることを特徴とする、請求項１に記載のデータ
    記憶システム。
  3. 【請求項３】　　前記書き込みステージング記憶領域が
    、ＲＡＭから成ることを特徴とする、請求項２に記載の
    データ記憶システム。
  4. 【請求項４】　　前記書き込みステージング記憶領域が
    、持久ＲＡＭから成ることを特徴とする、請求項２に記
    載のデータ記憶システム。
  5. 【請求項５】　　データ処理システムと並行動作し、読
    み取り及び書き込み指令に応答して、データ記憶システ
    ムを制御するコントローラが、さらに設けられているこ
    とを特徴とする、請求項１に記載のデータ記憶システム
    。
  6. 【請求項６】　　前記コントローラに、前記専用検査合
    計記憶機構におけるアドレスに対応する順序で、前記書
    き込みステージング記憶領域における検査合計データの
    順序づけを行う待ち行列手段が含まれることを特徴とす
    る、請求項５に記載のデータ記憶システム。
  7. 【請求項７】　　前記コントローラに、隣接するアドレ
    スを備えた検査合計データを組み合わせて、単一の書き
    込み指令にするブロック化手段を備えた請求項５に記載
    のデータ記憶システム。
  8. 【請求項８】　　前記コントローラには、書き込み指令
    を前記書き込みステージング記憶領域に納め、前記書き
    込みステージング記憶領域に書き込み指令が納められる
    のに応答して、書き込み指令の実行を肯定する書き込み
    指令処理手段が含まれているということを特徴とする、
    請求項５に記載のデータ記憶システム。
  9. 【請求項９】　　前記コントローラには、前記書き込み
    ステージング記憶領域内の書き込み指令を同じアドレス
    を備えた新しい書き込み指令に置き換える書き込み差し
    替え手段が含まれるということを特徴とする、請求項５
    に記載のデータ記憶システム。
  10. 【請求項１０】　　前記コントローラには、前記書き込
    みステージング記憶領域からデータを読み取って、読み
    取り指令を実行する読み取り指令処理手段が含まれてい
    るということを特徴とする、請求項５に記載のデータ記
    憶システム。
  11. 【請求項１１】　　原始データ及びアドレス情報を含む
    書き込み指令をＲＡＭステージング領域に納めることに
    よって、それらをステージするステップと、ステージン
    グ領域からステージされた書き込み指令を除去し、そこ
    からの原始データを複数のデータＤＡＳＤのアドレス位
    置に書き込むステップと、書き込み指令に含まれたデー
    タから検査合計データ回復情報を計算するステップと、
    ステージされた書き込み指令に応答する検査合計情報を
    記憶領域に記憶するステップと、検査合計情報を専用検
    査合計ＤＡＳＤに書き込むステップから成る、データ処
    理システムにおいてデータを記憶する方法。
  12. 【請求項１２】　　各書き込み指令毎に、前記計算ステ
    ップには、それぞれ、前記記憶ステップの前後に実施す
    る第１と第２の検査合計計算が含まれることを特徴とす
    る、請求項１１に記載のデータ記憶方法。
  13. 【請求項１３】　　前記計算ステップに、書き込み指令
    内のデータを利用し、また、書き込み指令内のデータに
    よって置き換えられるデータを利用して、第１の計算を
    行うことが含まれることと、前記記憶ステップに、第１
    の計算結果をステージング領域に記憶することが含まれ
    ることと、前記計算ステップに、さらに、第１の計算結
    果を利用し、また、新しい検査合計情報によって置き換
    えられる既存の検査合計情報を利用して、第２の計算を
    行うことが含まれることと、前記書き込みステップに、
    第２の計算結果を専用検査合計ＤＡＳＤに書き込むこと
    が含まれることを特徴とする、請求項１２に記載のデー
    タ記憶方法。
  14. 【請求項１４】　　さらに、連続したアドレスを備える
    ステージング領域に記憶されている検査合計情報を識別
    し、見つけた検査合計情報を組み合わせて、単一ブロッ
    クにすることが含まれることを特徴とする、請求項１１
    に記載のデータ記憶方法。
  15. 【請求項１５】　　さらに、ステージング領域に記憶さ
    れた検査合計情報を待ち行列に入れて、検査合計ＤＡＳ
    Ｄにおける物理的アドレスに対応するアドレス・シーケ
    ンスを形成することが含まれることを特徴とする、請求
    項１４に記載のデータ記憶方法。
  16. 【請求項１６】　　さらに、ステージング領域からステ
    ージされたデータを読み取って、ステージされたデータ
    に関する読み取り指令を実行することが含まれることを
    特徴とする、請求項１１に記載のデータ記憶方法。
  17. 【請求項１７】　　ステージング領域内のステージされ
    た書き込み指令を同じアドレスを有する新しい書き込み
    指令に置き換えて、ステージされた書き込み指令の差し
    替えを行うことが含まれることを特徴とする、請求項１
    １に記載のデータ記憶方法。
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