JPH0426990A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH0426990A JPH0426990A JP2131814A JP13181490A JPH0426990A JP H0426990 A JPH0426990 A JP H0426990A JP 2131814 A JP2131814 A JP 2131814A JP 13181490 A JP13181490 A JP 13181490A JP H0426990 A JPH0426990 A JP H0426990A
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- JP
- Japan
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- memory
- memory chip
- microcomputer
- standby
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- 238000013507 mapping Methods 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 2
- 239000000758 substrate Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 241001501536 Alethe Species 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 210000003739 neck Anatomy 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
- G06F1/3215—Monitoring of peripheral devices
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/325—Power saving in peripheral device
- G06F1/3275—Power saving in memory, e.g. RAM, cache
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Static Random-Access Memory (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロコンピュータに接続されるメモリ装
置に関する。
置に関する。
通常、マイクロコンピュータに接続されるメモリは、選
択されていないときには無駄な電力消費を防ぐためスタ
ンバイ状態とするためのチップイネーブル端子（以下、
ＣＥ端子という）が内蔵されている。マイクロコンピュ
ータの応用システムでは、通常マイクロコンピュータか
ら圧力されるアドレスを外部回路でテコードし、そのア
ドレスがメモリのアドレスを指し示していない場合に、
ＣＥ端子をインアクティブとすることでスタンバイ状態
を設定している。ところが近年、マイクロコンピュータ
応用システムのパスネックを解消するためにマイクロコ
ンピュータとメモリとの間に特殊なプロトコルを設定し
、メモリの読み出しアドレスを毎回マイクロコンピュー
タから出力せずニ、命令コードのみを連続的にバスに乗
せる方式が考案されて実用化されてきている。この方式
では、メモリ側に読み出すアドレスを保持し、マイクロ
コンピュータからの同期信号によりインクリメントする
アドレスポインタを内蔵しているため、マイクロコンピ
ュータから毎回アドレスを出力することが不要となる。
択されていないときには無駄な電力消費を防ぐためスタ
ンバイ状態とするためのチップイネーブル端子（以下、
ＣＥ端子という）が内蔵されている。マイクロコンピュ
ータの応用システムでは、通常マイクロコンピュータか
ら圧力されるアドレスを外部回路でテコードし、そのア
ドレスがメモリのアドレスを指し示していない場合に、
ＣＥ端子をインアクティブとすることでスタンバイ状態
を設定している。ところが近年、マイクロコンピュータ
応用システムのパスネックを解消するためにマイクロコ
ンピュータとメモリとの間に特殊なプロトコルを設定し
、メモリの読み出しアドレスを毎回マイクロコンピュー
タから出力せずニ、命令コードのみを連続的にバスに乗
せる方式が考案されて実用化されてきている。この方式
では、メモリ側に読み出すアドレスを保持し、マイクロ
コンピュータからの同期信号によりインクリメントする
アドレスポインタを内蔵しているため、マイクロコンピ
ュータから毎回アドレスを出力することが不要となる。
したがって、命令コードを効率的にマイクロコンピュー
タに供給することができるが、前述した外部回路でアド
レスをデコードしてスタンバイ状態とすることは不可能
である。
タに供給することができるが、前述した外部回路でアド
レスをデコードしてスタンバイ状態とすることは不可能
である。
このように、バスネック解消のためマイクロコンピュー
タから読み比しアドレスを外部に出力しない方式では、
マイクロコンピュータ本体がスタンバイ状態となって低
消費電力となっても、メモリをスタンバイ状態に設定す
る方法がないため応用システムとしての総合電力が低下
しないという問題点があった。したがって、応用システ
ムの電源回路や、電源断時のバックアップのための回路
が大規模となりシステムの価格上昇を招き、またコンパ
クト化の防げとなっていた。
タから読み比しアドレスを外部に出力しない方式では、
マイクロコンピュータ本体がスタンバイ状態となって低
消費電力となっても、メモリをスタンバイ状態に設定す
る方法がないため応用システムとしての総合電力が低下
しないという問題点があった。したがって、応用システ
ムの電源回路や、電源断時のバックアップのための回路
が大規模となりシステムの価格上昇を招き、またコンパ
クト化の防げとなっていた。
本発明におけるメモリ装置は命令コート等を記憶する記
憶手段と、インクリメント手段を内蔵した前記記憶手段
のアドレスポインタを同一半導体基盤上に搭載したメモ
リ装置で、前記記憶手段を所定のアドレスにマツピング
する手段と、前記マツピング手段により指定されたアド
レスを前記アドレス手段がアドレスしたことを検出する
手段と、前記検出手段がアドレスを検出しないときメモ
リ装置をスタンバイさせ低消費電力状態とする手段を内
蔵している。
憶手段と、インクリメント手段を内蔵した前記記憶手段
のアドレスポインタを同一半導体基盤上に搭載したメモ
リ装置で、前記記憶手段を所定のアドレスにマツピング
する手段と、前記マツピング手段により指定されたアド
レスを前記アドレス手段がアドレスしたことを検出する
手段と、前記検出手段がアドレスを検出しないときメモ
リ装置をスタンバイさせ低消費電力状態とする手段を内
蔵している。
第１図は本発明を用いたマイクロコンピュータ応用シス
テムの概要図である。本システムはマイクロコンピュー
タｉｏｏ、メモリチップ１０１を含み、６４にバイトの
メモリ空間を制御できるマイクロコンピュータ１００と
、メモリチップ１０１との間は、アドレス／データのマ
ルチプレックスバスであるＡＤババス０２、および制御
ラインであるＡＬＥ信号１０３、ＩＲＤ信号１０４、π
■信号１０５で接続されている。メモリチップ１０１は
命令コードを記憶する１６にバイトのメモリ１０１−２
、センスアンプ１０１−３、アドレスデコーダ１０１−
４、アドレスラッチ１０１−６、インクリメンタ１０１
−５、バス制御回路１０１−１を含み、内部バス１０１
−７により相互に接続されている。マイクロコンピュー
タ１００はジャンプ命令等を実行して、命令コード読み
出しを逐次的に行なわなくなった場合にのみ、ＡＬＥ信
号１０３を論理値“１”とすることにより、メモリチッ
プ１０１のアドレスラッチ１０１−６にアドレスをＡＤ
ババス０２、および制御回路１０１−１を経由してロー
ドする。ロードされたアドレスはインクリメンタｌ Ｏ
１−５を通じて、アドレスデコーダ１ｏ１−４へ入力さ
れ、所定のメモリセルを選択する。選択されたメモリセ
ルの出力はセンスアンプ１０１−３で読み出され、πＦ
倍信号論理値“０”であれば、読み出された命令コード
は内部バス１０１−７、バス制御回路１０１−１を経由
してＡＤババス０２上へ送り出される。
テムの概要図である。本システムはマイクロコンピュー
タｉｏｏ、メモリチップ１０１を含み、６４にバイトの
メモリ空間を制御できるマイクロコンピュータ１００と
、メモリチップ１０１との間は、アドレス／データのマ
ルチプレックスバスであるＡＤババス０２、および制御
ラインであるＡＬＥ信号１０３、ＩＲＤ信号１０４、π
■信号１０５で接続されている。メモリチップ１０１は
命令コードを記憶する１６にバイトのメモリ１０１−２
、センスアンプ１０１−３、アドレスデコーダ１０１−
４、アドレスラッチ１０１−６、インクリメンタ１０１
−５、バス制御回路１０１−１を含み、内部バス１０１
−７により相互に接続されている。マイクロコンピュー
タ１００はジャンプ命令等を実行して、命令コード読み
出しを逐次的に行なわなくなった場合にのみ、ＡＬＥ信
号１０３を論理値“１”とすることにより、メモリチッ
プ１０１のアドレスラッチ１０１−６にアドレスをＡＤ
ババス０２、および制御回路１０１−１を経由してロー
ドする。ロードされたアドレスはインクリメンタｌ Ｏ
１−５を通じて、アドレスデコーダ１ｏ１−４へ入力さ
れ、所定のメモリセルを選択する。選択されたメモリセ
ルの出力はセンスアンプ１０１−３で読み出され、πＦ
倍信号論理値“０”であれば、読み出された命令コード
は内部バス１０１−７、バス制御回路１０１−１を経由
してＡＤババス０２上へ送り出される。
上記アドレスのロード動作を行なった以降は、マイクロ
コンピュータ１０［）から出力されるＩＲＤ信号に同期
して、インクリメンタ１０１−５が７ドレスラツチ１０
１−６出力をインクリメントすることにより命令コード
を順次読み出すことができる。アドレスデコーダ１０１
−４はインクリメンタ１０１−５出力がメモリチップ１
０１上に内蔵されたメモリ１０１−２アドレスを示して
いるかを常に監視しており、もしアドレスがメモリチッ
プ１０１上のメモリ１０１−２アドレスを越えた場合に
は、これを検圧して、スタンバイ信号１０１−４１を論
理値“１”とし、センスアンプ１０１−３およびバス制
御回路１０１−１をスタンバイ状態とする。これにより
メモリチップ１０１で消費する大部分の電力を節約する
ことができる。
コンピュータ１０［）から出力されるＩＲＤ信号に同期
して、インクリメンタ１０１−５が７ドレスラツチ１０
１−６出力をインクリメントすることにより命令コード
を順次読み出すことができる。アドレスデコーダ１０１
−４はインクリメンタ１０１−５出力がメモリチップ１
０１上に内蔵されたメモリ１０１−２アドレスを示して
いるかを常に監視しており、もしアドレスがメモリチッ
プ１０１上のメモリ１０１−２アドレスを越えた場合に
は、これを検圧して、スタンバイ信号１０１−４１を論
理値“１”とし、センスアンプ１０１−３およびバス制
御回路１０１−１をスタンバイ状態とする。これにより
メモリチップ１０１で消費する大部分の電力を節約する
ことができる。
次にアドレスデコーダ１０１−４の内部構成を第２図に
示し、動作を説明する。アドレスデコーダ’１Ｏ１−４
はメモリ１０１−２用のアドレスデコーダ２００、イン
バータ２０３．２０５．２０６、ＡＮＤゲート２０７〜
２１０．）ランスファーゲー）２０４−１〜４．２−４
デコーダ２０２、メモリアドレス指定レジスタ２０１−
１〜２を含む。メモリアドレス指定レジスタ２０１−１
〜２は、メモリチップ１０１に内蔵されているメモリ１
０１−２をマイクロコンピュータ１００のメモリ空間の
どのアドレスに配置するかを指定するレジスタである。
示し、動作を説明する。アドレスデコーダ’１Ｏ１−４
はメモリ１０１−２用のアドレスデコーダ２００、イン
バータ２０３．２０５．２０６、ＡＮＤゲート２０７〜
２１０．）ランスファーゲー）２０４−１〜４．２−４
デコーダ２０２、メモリアドレス指定レジスタ２０１−
１〜２を含む。メモリアドレス指定レジスタ２０１−１
〜２は、メモリチップ１０１に内蔵されているメモリ１
０１−２をマイクロコンピュータ１００のメモリ空間の
どのアドレスに配置するかを指定するレジスタである。
メモリ１０１−２は１６にバイトであるので、以下に示
す４通りの配置の可能性があり、これをメモリアドレス
指定レジスタ２０１−１〜２により指定する。（アドレ
ス表示は１６進。以下、アドレスについては１６進表示
とする。） ■アドレス００００〜３ ＦＦＦ ■アドレス４０００〜７ＦＦＦ ■アドレス８０００〜ＢＦＦＦ ■アドレスｃｏｏｏ〜ＦＦＦＦ インクリメンタ１０１−５の出力は１６ビツトであり、
その上位２ビツト（図中Ａ１５、Ａ１４）がメモリアド
レス判別の対象となる。ＡＮＤゲート２０７はＡ１４、
Ａ１５がともに０であることを、ＡＮＤゲート２０８は
Ａ１５が０、Ａ１４が１であることを、ＡＮＤゲート２
０９はＡ１５が１、Ａ１４がＯであることを、ＡＮＤゲ
ート２１０はＡ１５が１、Ａ１４が１であることをそれ
ぞれ検出する。２−４デコーダ２０２はメモリアドレス
指定レジスタ２０１−１〜２の出力をデコードし、ＡＮ
Ｄゲート２０７〜２１０の出力を選択するトランスファ
ーゲート２０４−１〜４に接続されている。ここで、メ
モリアドレス指定レジスタ２０４−１〜２がともに０で
あると、２−４デコーダ２０２は、トランスファーゲー
）２０４−１を導通状態とし、ＡＮＤゲート２０７の出
力を選択し、スタンバイ信号として、インバータ２０３
ヲ通じてセンスアンプ１０１−３等へ出力する。
す４通りの配置の可能性があり、これをメモリアドレス
指定レジスタ２０１−１〜２により指定する。（アドレ
ス表示は１６進。以下、アドレスについては１６進表示
とする。） ■アドレス００００〜３ ＦＦＦ ■アドレス４０００〜７ＦＦＦ ■アドレス８０００〜ＢＦＦＦ ■アドレスｃｏｏｏ〜ＦＦＦＦ インクリメンタ１０１−５の出力は１６ビツトであり、
その上位２ビツト（図中Ａ１５、Ａ１４）がメモリアド
レス判別の対象となる。ＡＮＤゲート２０７はＡ１４、
Ａ１５がともに０であることを、ＡＮＤゲート２０８は
Ａ１５が０、Ａ１４が１であることを、ＡＮＤゲート２
０９はＡ１５が１、Ａ１４がＯであることを、ＡＮＤゲ
ート２１０はＡ１５が１、Ａ１４が１であることをそれ
ぞれ検出する。２−４デコーダ２０２はメモリアドレス
指定レジスタ２０１−１〜２の出力をデコードし、ＡＮ
Ｄゲート２０７〜２１０の出力を選択するトランスファ
ーゲート２０４−１〜４に接続されている。ここで、メ
モリアドレス指定レジスタ２０４−１〜２がともに０で
あると、２−４デコーダ２０２は、トランスファーゲー
）２０４−１を導通状態とし、ＡＮＤゲート２０７の出
力を選択し、スタンバイ信号として、インバータ２０３
ヲ通じてセンスアンプ１０１−３等へ出力する。
次に、第３図を使用し、メモリアドレス指定レジスタ２
０１−１〜２に予め論理値“０”が設定されて、メモリ
１０１−２アドレスとして００００〜３ＦＦＦに配置さ
れており、またアドレス４０００〜７ＦＦＦに別のメモ
リチップが配置されている（第１図下図示）場合の動作
を説明する。第３図は、マイクロコンピュータ１００が
アドレス３ＦＦＤから順次命令コードを読み込み、アド
レス４００１からアドレス３ＦＦＣヘジヤンプした場合
の動作を示している。図中Ｔ１タイミングでは、ＡＬＥ
信号１０３によりＡＤババス０２上のデータがアドレス
ラッチ１０１−６にラッチされ、さらにインクリメンタ
１０１−５へ転送される。図中Ｔ２タイミングではＩＲ
Ｄ信号１０４の立ち上がりに同期して、インクリメンタ
１０４−４がアドレスラッチ１０１−６出力をインクリ
メトするので、アドレス３ＦＦＥの内容を読み出して、
ＡＤババス０２へ出力する。さらに図中Ｔ３タイミング
ではインクリメント動作が継続されインクリメンタ１０
１−４がアドレス４０００を指すのでスタンバイ信号１
０１−４１は論理値“１”となり、メモリチップ１０１
はスタンバイ状態となる。
０１−１〜２に予め論理値“０”が設定されて、メモリ
１０１−２アドレスとして００００〜３ＦＦＦに配置さ
れており、またアドレス４０００〜７ＦＦＦに別のメモ
リチップが配置されている（第１図下図示）場合の動作
を説明する。第３図は、マイクロコンピュータ１００が
アドレス３ＦＦＤから順次命令コードを読み込み、アド
レス４００１からアドレス３ＦＦＣヘジヤンプした場合
の動作を示している。図中Ｔ１タイミングでは、ＡＬＥ
信号１０３によりＡＤババス０２上のデータがアドレス
ラッチ１０１−６にラッチされ、さらにインクリメンタ
１０１−５へ転送される。図中Ｔ２タイミングではＩＲ
Ｄ信号１０４の立ち上がりに同期して、インクリメンタ
１０４−４がアドレスラッチ１０１−６出力をインクリ
メトするので、アドレス３ＦＦＥの内容を読み出して、
ＡＤババス０２へ出力する。さらに図中Ｔ３タイミング
ではインクリメント動作が継続されインクリメンタ１０
１−４がアドレス４０００を指すのでスタンバイ信号１
０１−４１は論理値“１”となり、メモリチップ１０１
はスタンバイ状態となる。
また、マイクロコンピュータ１００は、Ｔ４タイミング
ではアドレス３ＦＦＣにジャンプするので、アドレスデ
コーダ１０１−４はこれを検出し、スタンバイ信号１０
１−４１を論理値“０″としてスタンバイ状態を解除し
て、通常動作に戻る。
ではアドレス３ＦＦＣにジャンプするので、アドレスデ
コーダ１０１−４はこれを検出し、スタンバイ信号１０
１−４１を論理値“０″としてスタンバイ状態を解除し
て、通常動作に戻る。
第４図は本発明による第二の実施例を示すための概要図
で、メモリチップ４０１は連続的に命令コードのフェッ
チ動作を行なわない従来のメモリとして使用するときに
、外部アドレスデコーダからスタンバイ状態の設定が可
能なようにＣＥ端子を内蔵していることが第一の実施例
におけるメモリチップ１００と異なる。メモリチップ４
０１はインバータ４０１−１、ＯＲゲート４０１−２を
含み、第一の実施例におけるメモリチップ１０１と同一
機能の素子については同一番号を付加している。外部ア
ドレスデコーダ４０２はＡＤババス０２上のアドレスを
判定し、メモリチップ４０１のアドレスを検出したとき
デコード出力４０２−１を出力する。デコード出力４０
２−１は、ＣＥ端子に入力され、インバータ４０１−１
を経由して、ＯＲゲー）４０１−２で、メーｔ−リチッ
プ４０１内のスタンバイ信号１０１−４１と合成されて
、メモリチップ４０１のスタンバイ状態を制御する。
で、メモリチップ４０１は連続的に命令コードのフェッ
チ動作を行なわない従来のメモリとして使用するときに
、外部アドレスデコーダからスタンバイ状態の設定が可
能なようにＣＥ端子を内蔵していることが第一の実施例
におけるメモリチップ１００と異なる。メモリチップ４
０１はインバータ４０１−１、ＯＲゲート４０１−２を
含み、第一の実施例におけるメモリチップ１０１と同一
機能の素子については同一番号を付加している。外部ア
ドレスデコーダ４０２はＡＤババス０２上のアドレスを
判定し、メモリチップ４０１のアドレスを検出したとき
デコード出力４０２−１を出力する。デコード出力４０
２−１は、ＣＥ端子に入力され、インバータ４０１−１
を経由して、ＯＲゲー）４０１−２で、メーｔ−リチッ
プ４０１内のスタンバイ信号１０１−４１と合成されて
、メモリチップ４０１のスタンバイ状態を制御する。
本実施例では、マイクロコンピュータ１００がメモリチ
ップ４０１上のメモリアドレスを出力した状態でスタン
バイした場合でも、外部回路を制御することにより、メ
モリチップ４０１をスタンバイ状態に設定できる点が第
一の実施例と異なっている。
ップ４０１上のメモリアドレスを出力した状態でスタン
バイした場合でも、外部回路を制御することにより、メ
モリチップ４０１をスタンバイ状態に設定できる点が第
一の実施例と異なっている。
以上説明したように、本発明ではアドレスが毎回出力さ
れないプロトコルによるマイクロコンピュータとメモリ
との接続においてもメモリをスタンバイ状態とし、低消
費電力とすることによって、マイクロコンピュータ応用
装置の電源回路負荷軽減、コンパクト化を可能とすると
いう効果を有する。
れないプロトコルによるマイクロコンピュータとメモリ
との接続においてもメモリをスタンバイ状態とし、低消
費電力とすることによって、マイクロコンピュータ応用
装置の電源回路負荷軽減、コンパクト化を可能とすると
いう効果を有する。
第１図は本発明の一実施例を説明するマイクワコンピュ
ータ応用システムの概要図、第２図は第１図におけるア
ドレスデコーダ１０１−４の詳細図、第３図は第一の実
施例の動作説明するタイミング図、第４図は本発明の第
二の実施例を説明する概要図である。 １００・・・・・・マイクロフンピユータ、１０１・・
・・・・メモリチップ、１０２・・・・・・ＡＤババス
１０３・・・・・ＡＬＥ信号、１０４・・・・・・ＩＲ
Ｄ信号、１０５・・・・・・π丁信号、１０１−１・・
・・・・バス制御回路、１０１−２・・・・・・メモリ
、１０１−３・・・・・・センスアンプ、１０１−４・
・・・・・アドレスデコーダ、１ｏ１−４１・・・・・
・スタンバイ信号、１０１−５・・・・・・インクリメ
ンタ、１０１−６・・・・・・アドレスラッチ、１０７
・・目・・内部バス、２０３〜２０５．４０１−１・・
・・・・インバータ、２０７〜２１０・・・・・・ＡＮ
Ｄゲート、２０４−１〜４・・・・・・トランスファー
ゲート、２０２・・・・・２−４デコーダ、２０１−１
〜２・・・・・・メモリアドレス指定ンジスタ、４０１
−２・・・・・・ＯＲゲート。 代理人 弁理士 内 原 晋
ータ応用システムの概要図、第２図は第１図におけるア
ドレスデコーダ１０１−４の詳細図、第３図は第一の実
施例の動作説明するタイミング図、第４図は本発明の第
二の実施例を説明する概要図である。 １００・・・・・・マイクロフンピユータ、１０１・・
・・・・メモリチップ、１０２・・・・・・ＡＤババス
１０３・・・・・ＡＬＥ信号、１０４・・・・・・ＩＲ
Ｄ信号、１０５・・・・・・π丁信号、１０１−１・・
・・・・バス制御回路、１０１−２・・・・・・メモリ
、１０１−３・・・・・・センスアンプ、１０１−４・
・・・・・アドレスデコーダ、１ｏ１−４１・・・・・
・スタンバイ信号、１０１−５・・・・・・インクリメ
ンタ、１０１−６・・・・・・アドレスラッチ、１０７
・・目・・内部バス、２０３〜２０５．４０１−１・・
・・・・インバータ、２０７〜２１０・・・・・・ＡＮ
Ｄゲート、２０４−１〜４・・・・・・トランスファー
ゲート、２０２・・・・・２−４デコーダ、２０１−１
〜２・・・・・・メモリアドレス指定ンジスタ、４０１
−２・・・・・・ＯＲゲート。 代理人 弁理士 内 原 晋
Claims (1)
- 記憶手段と、インクリメント手段を内蔵した前記記憶手
段のアドレス手段を同一半導体基盤上に搭載したメモリ
装置において、前記記憶手段を所定のアドレスにマッピ
ングする手段と、前記マッピング手段により指定された
アドレスを前記アドレス手段がアドレスしたことを検出
する手段と、前記検出手段がアドレスを検出しないとき
メモリ装置をスタンバイさせ低消費電力状態とする手段
を内蔵したことを特徴とするメモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2131814A JP3061836B2 (ja) | 1990-05-22 | 1990-05-22 | メモリ装置 |
| US07/704,157 US5208781A (en) | 1990-05-22 | 1991-05-22 | Memory device with standby function |
| DE69129926T DE69129926T2 (de) | 1990-05-22 | 1991-05-22 | Speichervorrichtung mit Standby-Funktion |
| EP91304627A EP0458614B1 (en) | 1990-05-22 | 1991-05-22 | Memory device with standby function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2131814A JP3061836B2 (ja) | 1990-05-22 | 1990-05-22 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0426990A true JPH0426990A (ja) | 1992-01-30 |
| JP3061836B2 JP3061836B2 (ja) | 2000-07-10 |
Family
ID=15066732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2131814A Expired - Lifetime JP3061836B2 (ja) | 1990-05-22 | 1990-05-22 | メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5208781A (ja) |
| EP (1) | EP0458614B1 (ja) |
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| DE69129926T2 (de) | 1999-04-22 |
| EP0458614A2 (en) | 1991-11-27 |
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