JPH04263375A - ダブルバッファ描画制御方法 - Google Patents
ダブルバッファ描画制御方法Info
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- JPH04263375A JPH04263375A JP3022561A JP2256191A JPH04263375A JP H04263375 A JPH04263375 A JP H04263375A JP 3022561 A JP3022561 A JP 3022561A JP 2256191 A JP2256191 A JP 2256191A JP H04263375 A JPH04263375 A JP H04263375A
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- 238000000034 method Methods 0.000 title claims abstract description 9
- 230000015654 memory Effects 0.000 claims abstract description 41
- 238000010586 diagram Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 1
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- Controls And Circuits For Display Device (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ダブルバッファに描画
するダブルバッファ描画制御方法であって、ビットマッ
プディスプレイ表示制御時に両面同時描画を可能にした
ダブルバッファ描画制御方法に関するものである。
するダブルバッファ描画制御方法であって、ビットマッ
プディスプレイ表示制御時に両面同時描画を可能にした
ダブルバッファ描画制御方法に関するものである。
【０００２】
【従来の技術】３Ｄグラフィックスなどの表示において
、アニメーション表示を行う際に、２組のフレームメモ
リを用意したダブルバッファにおいて、１つの組の面を
表示し、他の１つ組の面に描画を行い、描画が終了した
時点で両者を切替えて表示し、スムーズな動きを表現す
るようにしていた。
、アニメーション表示を行う際に、２組のフレームメモ
リを用意したダブルバッファにおいて、１つの組の面を
表示し、他の１つ組の面に描画を行い、描画が終了した
時点で両者を切替えて表示し、スムーズな動きを表現す
るようにしていた。
【０００３】
【発明が解決しようとする課題】このように従来のダブ
ルバッファは、２組の面のうちの非表示中の面に描画し
て切り替えてスムーズな動きを表現しており、いずれか
１つの面にしか一度に描画できないという問題があった
。このため、部分的に同じものを描画する場合、それぞ
れの面に２回にわたって同じ内容を描画する必要があり
、高速描画し得ないという問題があった。
ルバッファは、２組の面のうちの非表示中の面に描画し
て切り替えてスムーズな動きを表現しており、いずれか
１つの面にしか一度に描画できないという問題があった
。このため、部分的に同じものを描画する場合、それぞ
れの面に２回にわたって同じ内容を描画する必要があり
、高速描画し得ないという問題があった。
【０００４】本発明は、ダブルバッファの２組の面に対
して両面描画を簡単な回路構成で可能にし、高速描画を
行うことを目的としている。
して両面描画を簡単な回路構成で可能にし、高速描画を
行うことを目的としている。
【０００５】
【課題を解決するための手段】図１を参照して課題を解
決するための手段を説明する。図１において、フレーム
メモリ１は、並列に描画してシリアルに読み出すメモリ
である。制御回路２は、アクセス要求のあったアドレス
中の両面描画指示ビット３がオンかつライトのときに２
組のフレームメモリ１に同時に選択信号（例えばＲＡＳ
）を供給して同時に描画し、両面描画指示ビット３がオ
フあるいはリードのときに指定された片面のフレームメ
モリ１に選択信号（例えばＲＡＳ）を供給して片面に描
画あるいは片面から読み出すように制御する回路である
。
決するための手段を説明する。図１において、フレーム
メモリ１は、並列に描画してシリアルに読み出すメモリ
である。制御回路２は、アクセス要求のあったアドレス
中の両面描画指示ビット３がオンかつライトのときに２
組のフレームメモリ１に同時に選択信号（例えばＲＡＳ
）を供給して同時に描画し、両面描画指示ビット３がオ
フあるいはリードのときに指定された片面のフレームメ
モリ１に選択信号（例えばＲＡＳ）を供給して片面に描
画あるいは片面から読み出すように制御する回路である
。
【０００６】
【作用】本発明は、図１に示すように、並列に描画して
シリアルに読み出す２組のフレームメモリ１を設け、制
御回路２がアクセス要求のあったアドレス中の両面描画
指示ビット３がオンかつライトのときに２組のフレーム
メモリ１に同時に選択信号（例えばＲＡＳ）を供給して
同時に描画し、一方、両面描画指示ビット３がオフある
いはリードのときに指定された片面のフレームメモリ１
に選択信号（例えばＲＡＳ）を供給して片面に描画ある
いは片面から読み出すようにしている。
シリアルに読み出す２組のフレームメモリ１を設け、制
御回路２がアクセス要求のあったアドレス中の両面描画
指示ビット３がオンかつライトのときに２組のフレーム
メモリ１に同時に選択信号（例えばＲＡＳ）を供給して
同時に描画し、一方、両面描画指示ビット３がオフある
いはリードのときに指定された片面のフレームメモリ１
に選択信号（例えばＲＡＳ）を供給して片面に描画ある
いは片面から読み出すようにしている。
【０００７】従って、ダブルバッファの２組の面に対し
て両面描画を簡単な回路構成で行うことができる。これ
により、高速描画を行うことが可能となる。
て両面描画を簡単な回路構成で行うことができる。これ
により、高速描画を行うことが可能となる。
【０００８】
【実施例】次に、図１および図２を用いて本発明の実施
例の構成および動作を順次詳細に説明する。図１の（イ
）において、フレームメモリ１は、アドレスバス、デー
タバスを接続して並列にデータを読み書き込むと共に、
シリアルに読み出すメモリ（ビデオメモリ、Ｖ−ＲＡＭ
）である。ここでは、ＤＲＡＭ（ダイナミックＲＡＭ）
を用いて構成し、ＲＧＢなどにそれぞれ対応づけてメモ
リを配置し、Ａ面とＢ面の２組を設けている。これら２
組のＡ面およびＢ面は、ＲＡＳによって選択でき、両面
描画時のみ制御回路２がこれらＡ面およびＢ面の両者に
ＲＡＳを供給してデータバス上のデータを同時に書き込
むようにしている。尚、ＤＲＡＭはＲＡＳ、ＣＡＳを順
次供給して所定のアドレスのセルを選択し、この選択し
たセルにデータを書き込んだり、あるいは読み出したり
しているため、ＲＡＳを供給するかしないかによって、
Ａ面あるいはＢ面の両者、あるいはいずれか一方にアク
セスするかを容易に選択できる。
例の構成および動作を順次詳細に説明する。図１の（イ
）において、フレームメモリ１は、アドレスバス、デー
タバスを接続して並列にデータを読み書き込むと共に、
シリアルに読み出すメモリ（ビデオメモリ、Ｖ−ＲＡＭ
）である。ここでは、ＤＲＡＭ（ダイナミックＲＡＭ）
を用いて構成し、ＲＧＢなどにそれぞれ対応づけてメモ
リを配置し、Ａ面とＢ面の２組を設けている。これら２
組のＡ面およびＢ面は、ＲＡＳによって選択でき、両面
描画時のみ制御回路２がこれらＡ面およびＢ面の両者に
ＲＡＳを供給してデータバス上のデータを同時に書き込
むようにしている。尚、ＤＲＡＭはＲＡＳ、ＣＡＳを順
次供給して所定のアドレスのセルを選択し、この選択し
たセルにデータを書き込んだり、あるいは読み出したり
しているため、ＲＡＳを供給するかしないかによって、
Ａ面あるいはＢ面の両者、あるいはいずれか一方にアク
セスするかを容易に選択できる。
【０００９】制御回路２は、２組のフレームメモリ１の
アクセスを制御するものである。ここでは、アドレス中
の両面描画指示ビット３がオンかつアクセスがライトの
とき、ＲＡＳＡをＡ面およびＲＡＳＢをＢ面のフレーム
メモリ１に同時に供給し、データバス上のデータを同時
に書き込むように制御している。一方、アドレス中の両
面描画指示ビット３がオフあるいはリード時にＲＡＳＡ
あるいはＲＡＳＢのいずれかをアドレスで指定されたＡ
面あるいはＢ面に供給し、データバス上のデータを書き
込んだり、データを読み出してデータバスに送出したり
している。
アクセスを制御するものである。ここでは、アドレス中
の両面描画指示ビット３がオンかつアクセスがライトの
とき、ＲＡＳＡをＡ面およびＲＡＳＢをＢ面のフレーム
メモリ１に同時に供給し、データバス上のデータを同時
に書き込むように制御している。一方、アドレス中の両
面描画指示ビット３がオフあるいはリード時にＲＡＳＡ
あるいはＲＡＳＢのいずれかをアドレスで指定されたＡ
面あるいはＢ面に供給し、データバス上のデータを書き
込んだり、データを読み出してデータバスに送出したり
している。
【００１０】図１の（ロ）は、アドレス例を示す。アド
レスは、ビット０ないしビット３１の合計３２ビット幅
である。ここで、ビット２８がＡ、Ｂ面切替えビット４
（１：Ｂ面、０：Ａ面）ビット２９が両面描画指示ビッ
ト３（１：指示有り、０：指示なし）ビット３０、３１
がフレームメモリ１の選択ビット（ここでは例えば１０
）である。このようにビットを割り当てると、Ａ面、Ｂ
面の書き込み、読みだし、同時書き込みは、図示のよう
に、 Ａ面のみの書き込み、読みだしのアドレス：８０００
００００−−８ｆｆｆｆｆｆｆ・・・・■ Ｂ面のみの書き込み、読みだしのアドレス：９０００
００００−−９ｆｆｆｆｆｆｆ・・・・■ 両面の同時書き込みのアドレス：Ａ０００ ００００−
−Ｂｆｆｆ ｆｆｆｆ・・・・・・・・・■ となる。
レスは、ビット０ないしビット３１の合計３２ビット幅
である。ここで、ビット２８がＡ、Ｂ面切替えビット４
（１：Ｂ面、０：Ａ面）ビット２９が両面描画指示ビッ
ト３（１：指示有り、０：指示なし）ビット３０、３１
がフレームメモリ１の選択ビット（ここでは例えば１０
）である。このようにビットを割り当てると、Ａ面、Ｂ
面の書き込み、読みだし、同時書き込みは、図示のよう
に、 Ａ面のみの書き込み、読みだしのアドレス：８０００
００００−−８ｆｆｆｆｆｆｆ・・・・■ Ｂ面のみの書き込み、読みだしのアドレス：９０００
００００−−９ｆｆｆｆｆｆｆ・・・・■ 両面の同時書き込みのアドレス：Ａ０００ ００００−
−Ｂｆｆｆ ｆｆｆｆ・・・・・・・・・■ となる。
【００１１】従って、Ａ面のみにライト、リードしよう
とする場合、■の範囲のアドレスをホストがフレームメ
モリ１に供給することにより、自動的にリード、ライト
することが可能となる。Ｂ面のみにライト、リードしよ
うとする場合、■の範囲のアドレスをホストがフレーム
メモリ１に供給することにより、自動的にリード、ライ
トすることが可能となる。また、Ａ面、Ｂ面の両者に同
時描画しようとする場合、■の範囲のアドレスをフレー
ムメモリ１に供給することにより、ホストが自動的に同
時描画することが可能となる。
とする場合、■の範囲のアドレスをホストがフレームメ
モリ１に供給することにより、自動的にリード、ライト
することが可能となる。Ｂ面のみにライト、リードしよ
うとする場合、■の範囲のアドレスをホストがフレーム
メモリ１に供給することにより、自動的にリード、ライ
トすることが可能となる。また、Ａ面、Ｂ面の両者に同
時描画しようとする場合、■の範囲のアドレスをフレー
ムメモリ１に供給することにより、ホストが自動的に同
時描画することが可能となる。
【００１２】図１の（ハ）は、ＲＡＳ信号によるＡ面、
Ｂ面制御を示す。 （１） 片面描画でＡ面指定（ビット２９が”０”、
ビット２８が”０”）の場合： ・ＲＥＡＤ時およびＷＲＩＴＥ時のいずれもＲＡＳＡを
フレームメモリ１に供給し、Ａ面のリードおよびライト
を行う。
Ｂ面制御を示す。 （１） 片面描画でＡ面指定（ビット２９が”０”、
ビット２８が”０”）の場合： ・ＲＥＡＤ時およびＷＲＩＴＥ時のいずれもＲＡＳＡを
フレームメモリ１に供給し、Ａ面のリードおよびライト
を行う。
【００１３】・リフレッシュ時には、ＲＡＳＡ、ＲＡＳ
Ｂを供給してＡ面、Ｂ面の両者を同時にリレッシュする
。 （２） 片面描画でＢ面指定（ビット２９が”０”、
ビット２８が”１”）の場合： ・ＲＥＡＤ時およびＷＲＩＴＥ時のいずれもＲＡＳＢを
フレームメモリ１に供給し、Ｂ面のリードおよびライト
を行う。
Ｂを供給してＡ面、Ｂ面の両者を同時にリレッシュする
。 （２） 片面描画でＢ面指定（ビット２９が”０”、
ビット２８が”１”）の場合： ・ＲＥＡＤ時およびＷＲＩＴＥ時のいずれもＲＡＳＢを
フレームメモリ１に供給し、Ｂ面のリードおよびライト
を行う。
【００１４】・リフレッシュ時には、ＲＡＳＡ、ＲＡＳ
Ｂを供給してＡ面、Ｂ面の両者を同時にリレッシュする
。 （３） 両面描画でＡ面指定（ビット２９が”１”、
ビット２８が”０”）の場合： ・ＲＥＡＤ時にＲＡＳＡをフレームメモリ１に供給し、
Ａ面のみのリードを行う（Ａ面、Ｂ面の両者がデータバ
スに送出されることによる衝突を避けるためである）。
Ｂを供給してＡ面、Ｂ面の両者を同時にリレッシュする
。 （３） 両面描画でＡ面指定（ビット２９が”１”、
ビット２８が”０”）の場合： ・ＲＥＡＤ時にＲＡＳＡをフレームメモリ１に供給し、
Ａ面のみのリードを行う（Ａ面、Ｂ面の両者がデータバ
スに送出されることによる衝突を避けるためである）。
【００１５】・ＷＩＴＥ時にＲＡＳＡ、ＲＡＳＢをフレ
ームメモリ１に供給し、Ａ面、Ｂ面の同時描画を行う。 ・リフレッシュ時には、ＲＡＳＡ、ＲＡＳＢを供給して
Ａ面、Ｂ面の両者を同時にリレッシュする。 （４） 両面描画でＢ面指定（ビット２９が”１”、
ビット２８が”１”）の場合： ・ＲＥＡＤ時にＲＡＳＢをフレームメモリ１に供給し、
Ｂ面のみのリードを行う（Ａ面、Ｂ面の両者がデータバ
スに送出されることによる衝突を避けるためである）。
ームメモリ１に供給し、Ａ面、Ｂ面の同時描画を行う。 ・リフレッシュ時には、ＲＡＳＡ、ＲＡＳＢを供給して
Ａ面、Ｂ面の両者を同時にリレッシュする。 （４） 両面描画でＢ面指定（ビット２９が”１”、
ビット２８が”１”）の場合： ・ＲＥＡＤ時にＲＡＳＢをフレームメモリ１に供給し、
Ｂ面のみのリードを行う（Ａ面、Ｂ面の両者がデータバ
スに送出されることによる衝突を避けるためである）。
【００１６】・ＷＩＴＥ時にＲＡＳＡ、ＲＡＳＢをフレ
ームメモリ１に供給し、Ａ面、Ｂ面の同時描画を行う。 ・リフレッシュ時には、ＲＡＳＡ、ＲＡＳＢを供給して
Ａ面、Ｂ面の両者を同時にリレッシュする。次に、図２
のフローチャートに示す順序に従い、図１の構成の動作
を詳細に説明する。
ームメモリ１に供給し、Ａ面、Ｂ面の同時描画を行う。 ・リフレッシュ時には、ＲＡＳＡ、ＲＡＳＢを供給して
Ａ面、Ｂ面の両者を同時にリレッシュする。次に、図２
のフローチャートに示す順序に従い、図１の構成の動作
を詳細に説明する。
【００１７】図２において、Ｓ１は、アクセスする。こ
れは、ホストが図１のフレームメモリ１をアクセスする
。Ｓ２は、リードか否かを判別する。これは、図１の制
御回路２がＳ１のアクセスがリードか否かを判別する。 ＹＥＳの場合（リードの場合）には、Ｓ４でＡ面か否か
を判別（ビット２８が”０”か否かを判別）し、ＹＥＳ
のときにＲＡＳＡをフレームメモリ１に供給してＡ面を
リードし、一方、ＮＯのときにＲＡＳＢをフレームメモ
リ１に供給してＢ面をリードする。また、ＮＯの場合（
ライトの場合）には、Ｓ３に進む。
れは、ホストが図１のフレームメモリ１をアクセスする
。Ｓ２は、リードか否かを判別する。これは、図１の制
御回路２がＳ１のアクセスがリードか否かを判別する。 ＹＥＳの場合（リードの場合）には、Ｓ４でＡ面か否か
を判別（ビット２８が”０”か否かを判別）し、ＹＥＳ
のときにＲＡＳＡをフレームメモリ１に供給してＡ面を
リードし、一方、ＮＯのときにＲＡＳＢをフレームメモ
リ１に供給してＢ面をリードする。また、ＮＯの場合（
ライトの場合）には、Ｓ３に進む。
【００１８】Ｓ３は、両面か否かを判別する。これは、
同様に、図１の制御回路２がＳ１のＮＯでライトと判別
したので、更に、両面か否かを判別（ビット２９が”１
”か否かを判別）し、ＹＥＳのときにＲＡＳＡ、ＲＡＳ
Ｂの両者をフレームメモリ１に供給してＡ面、Ｂ面に同
時にライトし、一方、ＮＯのときにＳ４に進み、既述し
たように、Ａ面のときはＲＡＳＡ、Ｂ面のときはＲＡＳ
Ｂをフレームメモリ１に供給してＡ面、あるいはＢ面の
いずれかにライトする。
同様に、図１の制御回路２がＳ１のＮＯでライトと判別
したので、更に、両面か否かを判別（ビット２９が”１
”か否かを判別）し、ＹＥＳのときにＲＡＳＡ、ＲＡＳ
Ｂの両者をフレームメモリ１に供給してＡ面、Ｂ面に同
時にライトし、一方、ＮＯのときにＳ４に進み、既述し
たように、Ａ面のときはＲＡＳＡ、Ｂ面のときはＲＡＳ
Ｂをフレームメモリ１に供給してＡ面、あるいはＢ面の
いずれかにライトする。
【００１９】以上のように、ホストからのアクセスに対
応して、図１の制御回路２がリードか否か（アドレス中
のビット２８が”０”か否か）、両面か否か（アドレス
中のビット２９が”１”か否か）を判別し、ＲＡＳＡ、
ＲＡＳＢ、ＲＡＳＡとＲＡＳＢのいずれかをフレームメ
モリ１に供給し、Ａ面のみリード／ライト、Ｂ面のみリ
ード／ライト、Ａ面とＢ面の両者を同時にライトするか
を行うことが可能となる。これにより、ホストは、アド
レスを用いてフレームメモリ１のＡ面、Ｂ面、のリード
／ライト、更にＡ面とＢ面の両者の同時ライトを容易に
行うことができる。
応して、図１の制御回路２がリードか否か（アドレス中
のビット２８が”０”か否か）、両面か否か（アドレス
中のビット２９が”１”か否か）を判別し、ＲＡＳＡ、
ＲＡＳＢ、ＲＡＳＡとＲＡＳＢのいずれかをフレームメ
モリ１に供給し、Ａ面のみリード／ライト、Ｂ面のみリ
ード／ライト、Ａ面とＢ面の両者を同時にライトするか
を行うことが可能となる。これにより、ホストは、アド
レスを用いてフレームメモリ１のＡ面、Ｂ面、のリード
／ライト、更にＡ面とＢ面の両者の同時ライトを容易に
行うことができる。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
フレームメモリ１を２組設け、アドレス中の両面描画指
示ビット、Ａ面、Ｂ面の切替えビットを操作してＡ面、
Ｂ面の単独のリード／ライト、更にＡ面とＢ面の両者の
同時描画を行う回路構成を採用しているため、非常に簡
単な回路構成でフレームメモリ１の両面同時描画を、単
独の描画に併せて行うことができる。これにより、両面
描画の高速化を図ることが可能となる。
フレームメモリ１を２組設け、アドレス中の両面描画指
示ビット、Ａ面、Ｂ面の切替えビットを操作してＡ面、
Ｂ面の単独のリード／ライト、更にＡ面とＢ面の両者の
同時描画を行う回路構成を採用しているため、非常に簡
単な回路構成でフレームメモリ１の両面同時描画を、単
独の描画に併せて行うことができる。これにより、両面
描画の高速化を図ることが可能となる。
【図１】本発明の１実施例構成・説明図である。
【図２】本発明の動作説明フローチャートである。
【図３】従来技術の説明図である。
１：フレームメモリ
２：制御回路
３：両面描画指示ビット
４：Ａ、Ｂ面切替えビット
Claims (2)
- 【請求項１】 ダブルバッファに描画するダブルバッ
ファ描画制御方法において、並列に描画してシリアルに
読み出す２組のフレームメモリ（１）を設け、アクセス
要求のあったアドレス中の両面描画指示ビット（３）が
オンかつアクセスがライトのときに当該２組のフレーム
メモリ（１）に同時に書き込み、一方、アドレス中の両
面描画指示ビット（３）がオフのときあるいはアクセス
がリードのときに指定された片面に書き込み／読み出す
ように構成したことを特徴とするダブルバッファ描画制
御方法。 - 【請求項２】 上記２組のフレームメモリ（１）をＤ
ＲＡＭで構成し、上記両面描画指示ビット（３）がオン
のときにＲＡＳを当該２組のフレームメモリ（１）に同
時に供給して書き込み、一方、上記両面描画指示ビット
（３）がオフのときあるいはリードのときに指定された
面のフレームメモリ（１）にＲＡＳを供給して書き込み
／読み出すように構成したことを特徴とするダブルバッ
ファ描画制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3022561A JPH04263375A (ja) | 1991-02-18 | 1991-02-18 | ダブルバッファ描画制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3022561A JPH04263375A (ja) | 1991-02-18 | 1991-02-18 | ダブルバッファ描画制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04263375A true JPH04263375A (ja) | 1992-09-18 |
Family
ID=12086280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3022561A Withdrawn JPH04263375A (ja) | 1991-02-18 | 1991-02-18 | ダブルバッファ描画制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04263375A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6288722B1 (en) | 1996-10-17 | 2001-09-11 | International Business Machines Corporation | Frame buffer reconfiguration during graphics processing based upon image attributes |
-
1991
- 1991-02-18 JP JP3022561A patent/JPH04263375A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6288722B1 (en) | 1996-10-17 | 2001-09-11 | International Business Machines Corporation | Frame buffer reconfiguration during graphics processing based upon image attributes |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |