JPH04261216A - Ｃｍｏｓ出力バッファ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速度に応答するＣＭ
ＯＳ出力バッファ回路に関するものである。

【０００２】

【従来の技術】図３は従来のＣＭＯＳ出力バッファ回路
の回路図である。電源ラインＶＣ　と接続したＰチャネ
ルトランジスタ１と、接地ラインＶＳ　と接続したＮチ
ャネルトランジスタ２とが直列接続されている。入力端
子５はインバータ３を介して、Ｐチャネルトランジスタ
１及びＮチャネルトランジスタ２の各ゲートと接続され
ている。 またＰチャネルトランジスタ１及びＮチャネルトランジ
スタ２の直列接続部は、出力端子６及びコンデンサ４を
介して接地ラインＶＳ　と接続されている。

【０００３】次にこのＣＭＯＳ出力バッファ回路の動作
を、入，出力信号波形を示す図４とともに説明する。入
力信号を入力端子５へ入力すると、入力信号はインバー
タ３により極性が反転させられた後、Ｐチャネルトラン
ジスタ１及びＮチャネルトランジスタ２のゲートに入力
される。いま、入力信号が図４（ａ）　に示すように接
地電位ＶＳＳから電源電位ＶＣＣに立上るとＰチャネル
トランジスタが導通して出力信号は図４（ｂ）　に示す
ように接地電位ＶＳＳから電源電位ＶＣＣに立上る。と
ころで、出力信号の電位が上昇するにともない、Ｐチャ
ネルトランジスタ１のソース、ドレイン間の電位差が減
少し、出力信号の電位の変化は徐々に緩やかになり、や
がて電源ラインＶＣ　の電源電位ＶＣＣに達する。

【０００４】一方、入力信号が図４（ａ）　に示すよう
に、電源電位ＶＣＣから接地電位ＶＳＳに立下るとＮチ
ャネルトランジスタ２が導通して出力信号が図４（ｂ）
　に示すように立下る。その後、出力信号の電位変化は
徐々に緩やかになり、やがて接地電位ＶＳＳに達する。 ところで、Ｐチャネルトランジスタ１及びＮチャネルト
ランジスタ２のトランジスタサイズを大きくすると、電
流駆動能力が大きくなり、トランジスタ１，２の出力電
流を増大させることができる。そして、出力端子６と接
地ラインＶＳ　との間に介装させたコンデンサ４の充電
時間を短縮でき、出力信号の立上り及び立下りの時間を
短縮して応答性を向上させることができる。しかし乍ら
、出力信号の立上り及び立下りを急峻にし過ぎると、そ
れにともない電流の反射の影響が大きくなって、出力信
号に図４（ｂ）　に白抜矢符で指示したリンギングが生
じることがある。

【０００５】

【発明が解決しようとする課題】前述したように、ＣＭ
ＯＳ出力バッファ回路の応答性を向上させる場合、トラ
ンジスタサイズを大きくすることにより実現できるが、
出力信号の立上り、立下りを急峻にし過ぎると出力信号
にリンギングが生じる虞れがあり、トランジスタサイズ
を単に大きくして応答性を向上させるには限界があると
いう問題がある。本発明は斯かる問題に鑑み、出力信号
の立上り、立下りを急峻にしてもリンギングが生じるこ
とがないＣＭＯＳ出力バッファ回路を提供することを目
的とする。

【０００６】

【課題を解決するための手段】第１発明に係るＣＭＯＳ
出力バッファ回路は、一電源に接続されたＰチャネルト
ランジスタと、他電源に接続されたＮチャネルトランジ
スタとを直列接続した第１バッファ回路と、前記一電源
に接続したＮチャネルトランジスタと、前記他電源に接
続したＰチャネルトランジスタとを直列接続した第２バ
ッファ回路とを備え、第１バッファ回路及び第２バッフ
ァ回路夫々の両トランジスタのゲートを共通に接続する
とともに、第１バッファ回路及び第２バッファ回路の夫
々の両トランジスタの直列接続部を共通に接続しており
、第１バッファ回路に入力する信号と第２バッファ回路
に入力する信号とを逆極性で与える構成にする。

【０００７】第２発明に係るＣＭＯＳ出力バッファ回路
は、一電源に接続されたＰチャネルトランジスタと、他
電源に接続されたＮチャネルトランジスタとを直列接続
した第１バッファ回路と、前記一電源に接続したＮチャ
ネルトランジスタと前記他電源に接続したＰチャネルト
ランジスタとを直列接続した第２バッファ回路とを備え
、第２バッファ回路のトランジスタのサイズを第１バッ
ファ回路のトランジスタのサイズより大きくしており、
第１バッファ回路及び第２バッファ回路夫々の両トラン
ジスタのゲートを共通に接続するとともに、第１バッフ
ァ回路及び第２バッファ回路の夫々の両トランジスタの
直列接続部を共通に接続していて、第１バッファ回路に
入力する信号と第２バッファ回路に入力する信号とを逆
極性で与える構成にする。

【０００８】

【作用】第１発明では、入力信号が電源電位　（接地電
位）　から接地電位　（電源電位）　に立下る　（立上
る）　と、第１バッファ回路及び第２バッファ回路の接
地電位　（電源電位）　にするトランジスタがともに導
通し、第１，　第２バッファ回路の夫々の電流が加わっ
て大きい電流が流れる。出力信号が接地電位　（電源電
位）　に近づくと、第１，　第２のいずれかのバッファ
回路のトランジスタが非導通になり、第１，　第２の一
方のバッファ回路の電流が遮断し、小さい電流が流れる
。これにより、入力信号が立下った　（立上った）　時
に、大きい電流が流れて出力信号の立下り　（立上り）
　が急峻になり、出力信号が接地電位　（電源電位）　
に近づくと、小さい電流になって、電流の反射が起こら
ずリンギングが生じない。

【０００９】第２発明では、入力信号が電源電位　（接
地電位）　に立下る　（立上る）　と第１バッファ回路
及び第２バッファ回路の接地電位　（電源電位）　にす
るトランジスタがともに導通し、第１，第２バッファ回
路の夫々の電流が加わって大きい電流が流れる。出力信
号が接地電位　（電源電位）　に近づくと第２バッファ
回路のトランジスタが非導通になり、第２バッファ回路
の電流が遮断し小さい電流が流れる。よって、入力信号
が立下った　（立上った）　時に大きい電流が流れて、
出力信号の立下り　（立上り）　が急峻になり、出力信
号が接地電位　（電源電位）　に近づくと小さい電流に
なって電流の反射が起こらずリンギングが生じない。

【００１０】

【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係るＣＭＯＳ出力バッファ回路
の回路図である。ソースＳを電源ラインＶＣ　と接続し
たＰチャネルトランジスタ１のドレインＤと、接地ライ
ンＶＳ　とドレインＤを接続したＮチャネルトランジス
タ２のソースとを接続して、両トランジスタ１と２とが
直列接続されて、第１バッファ回路９が構成されている
。またドレインＤを電源ラインＶＣ　と接続したＮチャ
ネルトランジスタ７のソースＳと、接地ラインＶＳ　と
ドレインＤを接続したＰチャネルトランジスタ８のソー
スＳとが接続されて、トランジスタ７と８とが直列接続
されて、第２バッファ回路１０が構成されている。

【００１１】そして、トランジスタ７，８の面積、容量
たるサイズを、トランジスタ１，２のサイズより大きく
してある。入力端子５は第２バッファ回路１０の両トラ
ンジスタ７，８のゲートＧと直接に接続されており、ま
たインバータ３を介して第１バッファ回路９の両トラン
ジスタ１，２のゲートＧと接続されている。トランジス
タ７，８の直列接続部及びトランジスタ１，２の直列接
続部は共通に接続されて、出力端子６と接続され、また
コンデンサ４を介して接地ラインＶＳ　と接続されてい
る。

【００１２】次にこのように構成したＣＭＯＳ出力バッ
ファ回路の動作を、その入力信号及び出力信号の波形を
示す図２とともに説明する。いま、入力信号を、入力端
子５を介して第２バッファ回路１０のトランジスタ８の
ゲート及びインバータ３へ入力すると、インバータで反
転させられた信号は第１バッファ回路９のトランジスタ
１，２のゲートＧへ入力される。そして入力信号が図２
（ａ）　に示す如く電源電位ＶＣＣ（Ｈレベル）から接
地電位ＶＳＳ（Ｌレベル）に立下ると、トランジスタ８
及びトランジスタ２が導通しコンデンサ４の電圧が下降
する。

【００１３】ここで、トランジスタ８のサイズを十分に
大きくし、電流駆動能力を高めているから、第２バッフ
ァ回路１０から大きい電流が流れて出力信号の立下りは
急峻になり、図２（ｂ）　に示すように出力信号は急激
に立下る。そして、出力信号の電位の下降にともないト
ランジスタ８のゲート，ソース間の電位差が減少して、
第２バッファ回路１０の出力電流が減少する。そのよう
にしてトランジスタ８のソースが接地電位ＶＳＳよりス
レッショルド電位ＶＴＨＰ　だけ高い電位に達すると、
トランジスタ８が非導通になる（領域Ａ）。そしてトラ
ンジスタ８が非導通になった後も第１バッファ回路９の
トランジスタ２は導通しており、したがって、出力信号
の電位が下降し続けて、出力信号の電位変化は緩やかに
なって接地電位ＶＳＳに達する（領域Ｂ）。

【００１４】また、入力信号が図２（ａ）　に示すよう
に接地電位ＶＳＳから電源電位ＶＣＣに立上ると、トラ
ンジスタ１及びトランジスタ７が導通し大きい電流が流
れて図２（ｂ）に示す如く出力信号が急峻に立上る。そ
して、出力信号の電位の上昇にともないトランジスタ７
のゲート，ソース間電位が減少し、第２バッファ回路１
０の電流が減少する。トランジスタ７のソースが電源電
位ＶＣＣよりスレッショルド電位ＶＴＨＮ　だけ低い電
位に達すると、トランジスタ７は非導通になる（領域Ｃ
）。トランジスタ７が非導通になった後も、第１バッフ
ァ回路９のトランジスタ１は導通し続け、図２（ｂ）　
に示すように出力信号の電位変化が緩やかになって、電
源電位ＶＣＣに達する（領域Ｄ）。このようにして入力
信号が立上った場合も立下った場合と同様の動作になる
。

【００１５】このように、入力信号が反転したときには
、電流駆動能力を高めた第２バッファ回路９のトランジ
スタ８又は７により大きな電流を流して出力信号の立下
り、立上りを急峻にし、出力信号が接地電位又は電源電
位に近づくとトランジスタ８又はトランジスタ７を非導
通にして、いままで流れていた大きな電流を遮断して、
電流を減少させるようにしたから出力信号が接地電位又
は電源電位に近づくときに電流の反射が起こらずリンギ
ングが発生することがない。それにより応答性が極めて
高く、しかも出力信号にリンギングが発生する虞れがな
いＣＭＯＳ出力バッファ回路が得られる。

【００１６】なお、本実施例では第２バッファ回路１０
のトランジスタを、第１バッファ回路９のトランジスタ
のサイズより大きくしたが、それらのトランジスタのサ
イズに差を設けず、第１，第２バッファ回路のトランジ
スタをともに導通させて大きい電流を流し、電源電位又
は接地電位に近づいたときに一方のバッファ回路のトラ
ンジスタを非導通にして、他方のバッファ回路のトラン
ジスタから、リンギングが生じることがない電流を流す
ようにした場合でも同様の効果が得られる。

【００１７】

【発明の効果】以上詳述したように第１発明及び第２発
明は、一電源に接続したＰチャネルトランジスタと、他
電源に接続したＮチャネルトランジスタとを直列接続し
た第１バッファ回路と、前記一電源に接続したＮチャネ
ルトランジスタと前記他電源に接続したＰチャネルトラ
ンジスタとを直列接続した第２バッファ回路とを備えた
から、夫々のバッファ回路から電流が流れるとそれらが
加わって大きい電流になり、出力信号の立上り又は立下
りが急峻になる。また出力信号が電源電位又は接地電位
に近づくと一方のバッファ回路による電流を遮断するか
ら、他方のバッファ回路により小さい電流が流れて、電
流の反射が起こらず、リンギングが生じることがない。 したがって、本発明によれば高速度に応答し、出力信号
にリンギングが生じることがないＣＭＯＳ出力バッファ
回路を提供できる優れた効果を奏する。

【図面の簡単な説明】

【図１】本発明に係るＣＭＯＳ出力バッファ回路の回路
図である。

【図２】図１における入，出力信号の波形図である。

【図３】従来のＣＭＯＳ出力バッファ回路の回路図であ
る。

【図４】図３における入，出力信号の波形図である。

【符号の説明】

１　　Ｐチャネルトランジスタ ２　　Ｎチャネルトランジスタ ５　　入力端子 ６　　出力端子 ７　　Ｎチャネルトランジスタ ８　　Ｐチャネルトランジスタ ９　　第１バッファ回路 １０　　第２バッファ回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　一電源に接続されたＰチャネルトラン
   ジスタと、他電源に接続されたＮチャネルトランジスタ
   とを直列接続した第１バッファ回路を設け、両トランジ
   スタのゲートに信号を入力し、両トランジスタの直列接
   続部から信号をするＣＭＯＳ出力バッファ回路において
   、前記一電源に接続されたＮチャネルトランジスタ及び
   前記他電源に接続されたＰチャネルトランジスタを直列
   接続した第２バッファ回路を備え、第１バッファ回路及
   び第２バッファ回路夫々の両トランジスタのゲートを共
   通に接続するとともに、第１バッファ回路及び第２バッ
   ファ回路夫々の両トランジスタの直列接続部を共通に接
   続して、第１バッファ回路に入力する信号と第２バッフ
   ァ回路へ入力する信号とを逆極性に与えるべく構成され
   ていることを特徴とするＣＭＯＳ出力バッファ回路。
2. 【請求項２】　　第２バッファ回路のトランジスタのサ
   イズを、第１バッファ回路のトランジスタのサイズより
   大きくしてある請求項１記載のＣＭＯＳ出力バッファ回
   路。