JPH04260156A - ファジィ演算機能を備えたプロセッサ - Google Patents
ファジィ演算機能を備えたプロセッサInfo
- Publication number
- JPH04260156A JPH04260156A JP2229991A JP2229991A JPH04260156A JP H04260156 A JPH04260156 A JP H04260156A JP 2229991 A JP2229991 A JP 2229991A JP 2229991 A JP2229991 A JP 2229991A JP H04260156 A JPH04260156 A JP H04260156A
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- JP
- Japan
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- section
- cpu
- rule group
- output value
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- Prior art date
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- Pending
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- 238000010586 diagram Methods 0.000 description 5
- 101150022075 ADR1 gene Proteins 0.000 description 1
- 101100490566 Arabidopsis thaliana ADR2 gene Proteins 0.000 description 1
- 101100269260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ADH2 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Feedback Control In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、ファジィ演算部と通
常のＣＰＵ部とを接続することにより、ファジィ演算機
能を持たせたプロセッサに関する。
常のＣＰＵ部とを接続することにより、ファジィ演算機
能を持たせたプロセッサに関する。
【０００２】
【従来の技術】この種の従来のプロセッサでは、ファジ
ィ演算部に入出力レジスタを設け、ＣＰＵ部から前記レ
ジスタに入力値をセットし、所望のルール群ＮＯ．のセ
ットをコントロールレジスタなどを利用して行っていた
。また、推論結果はファジィ演算部からファジィ演算終
了割り込みを受けた時に出力レジスタを読みに行くこと
によって得るようにしていた。
ィ演算部に入出力レジスタを設け、ＣＰＵ部から前記レ
ジスタに入力値をセットし、所望のルール群ＮＯ．のセ
ットをコントロールレジスタなどを利用して行っていた
。また、推論結果はファジィ演算部からファジィ演算終
了割り込みを受けた時に出力レジスタを読みに行くこと
によって得るようにしていた。
【０００３】
【発明が解決しようとする課題】しかし、上記のような
プロセッサではファジィ演算部が演算中の場合には、入
出力レジスタの更新を行うことができず、また指定ルー
ル群ＮＯ．の更新も出来なかった。さらに、推論終了を
ファジィ演算終了信号の割り込みでＣＰＵ部に対して知
らせていたために、割り込み時においてＣＰＵの処理が
一旦中断されるという問題があった。
プロセッサではファジィ演算部が演算中の場合には、入
出力レジスタの更新を行うことができず、また指定ルー
ル群ＮＯ．の更新も出来なかった。さらに、推論終了を
ファジィ演算終了信号の割り込みでＣＰＵ部に対して知
らせていたために、割り込み時においてＣＰＵの処理が
一旦中断されるという問題があった。
【０００４】本発明の目的は、ＣＰＵ部とファジィ演算
部とがそれぞれ共通にアクセク可能な共通メモリ部を設
けることにより上記の問題点を解決できるプロセッサを
提供することにある。
部とがそれぞれ共通にアクセク可能な共通メモリ部を設
けることにより上記の問題点を解決できるプロセッサを
提供することにある。
【０００５】
【課題を解決するための手段】ＣＰＵ部とファジィ演算
部と、これらに共通に接続される共通メモリ部とを備え
、前記共通メモリ部を、ルール群を指定するルール群Ｎ
Ｏ．および入力値をセットにして格納するＦｉＦｏメモ
リと、推論を実施したことを知らせるフラグおよび出力
値とをセットにしてルール群別に格納する出力値メモリ
とで構成したことを特徴とする。
部と、これらに共通に接続される共通メモリ部とを備え
、前記共通メモリ部を、ルール群を指定するルール群Ｎ
Ｏ．および入力値をセットにして格納するＦｉＦｏメモ
リと、推論を実施したことを知らせるフラグおよび出力
値とをセットにしてルール群別に格納する出力値メモリ
とで構成したことを特徴とする。
【０００６】
【作用】ＣＰＵ部は、先ずファジィ演算部にファジィ演
算をさせようとする場合に、ルール群ＮＯ．と入力値と
をセットにしてＦｉＦｏメモリに格納する。一方、ファ
ジィ演算部では推論が終了すると推論を実施したことを
知らせるフラグおよび出力値とをセットにして演算に使
用したルール群に対応する出力値メモリエリアに格納す
る。共通メモリ部に対しては、ＣＰＵ部とファジィ演算
部とでそれぞれ非同期にアクセスすることができるため
に、ＣＰＵ部においてあるルール群に対応する出力値を
必要とした場合には、出力値メモリ内のそのルール群に
対応するエリアに記憶されている出力値およびフラグを
読み出す。また、ファジィ演算部にファジィ演算を行わ
せようとする時には、ルール群と入力値とをセットにし
てＦｉＦｏメモリに格納する。一方、ファジィ演算部は
、ＣＰＵ部とは非同期に、ＦｉＦｏメモリにデータが格
納されていれば最も早く格納されたデータを読み出して
ファジィ演算を行い、推論を終了すると、その出力値と
推論を実施したことを知らせるフラグとをセットにして
、使用したルール群に対応する出力値メモリエリアに格
納する。すなわち、ＣＰＵ部とファジィ演算部とは共通
メモリ部を介してデータの受け渡しを行い、且つそれら
は非同期に行われる。
算をさせようとする場合に、ルール群ＮＯ．と入力値と
をセットにしてＦｉＦｏメモリに格納する。一方、ファ
ジィ演算部では推論が終了すると推論を実施したことを
知らせるフラグおよび出力値とをセットにして演算に使
用したルール群に対応する出力値メモリエリアに格納す
る。共通メモリ部に対しては、ＣＰＵ部とファジィ演算
部とでそれぞれ非同期にアクセスすることができるため
に、ＣＰＵ部においてあるルール群に対応する出力値を
必要とした場合には、出力値メモリ内のそのルール群に
対応するエリアに記憶されている出力値およびフラグを
読み出す。また、ファジィ演算部にファジィ演算を行わ
せようとする時には、ルール群と入力値とをセットにし
てＦｉＦｏメモリに格納する。一方、ファジィ演算部は
、ＣＰＵ部とは非同期に、ＦｉＦｏメモリにデータが格
納されていれば最も早く格納されたデータを読み出して
ファジィ演算を行い、推論を終了すると、その出力値と
推論を実施したことを知らせるフラグとをセットにして
、使用したルール群に対応する出力値メモリエリアに格
納する。すなわち、ＣＰＵ部とファジィ演算部とは共通
メモリ部を介してデータの受け渡しを行い、且つそれら
は非同期に行われる。
【０００７】
【実施例】図１は本発明の実施例のプロセッサの構成図
である。
である。
【０００８】ＣＰＵ部１とファジィ演算部２とからは、
アドレスバス（ＡＤＲ１，ＡＤＲ２）、データバス（Ｄ
Ｂ１，ＤＢ２）、リード／ライト信号（バーＲＤ１，バ
ーＷＲ１，バーＲＤ２，バーＷＲ２）、チップセレクト
信号（ＣＳ１，ＣＳ２）が供給され、共通メモリ部３に
は、上記バスおよびリード／ライト信号がセレクタ回路
４〜６を介して接続されている。各セレクタ回路４〜６
にはチップセレクト信号が接続れれ、このチップセレク
ト信号によって共通メモリ部３に接続する対象をＣＰＵ
部１かファジィ演算部２かに選択している。
アドレスバス（ＡＤＲ１，ＡＤＲ２）、データバス（Ｄ
Ｂ１，ＤＢ２）、リード／ライト信号（バーＲＤ１，バ
ーＷＲ１，バーＲＤ２，バーＷＲ２）、チップセレクト
信号（ＣＳ１，ＣＳ２）が供給され、共通メモリ部３に
は、上記バスおよびリード／ライト信号がセレクタ回路
４〜６を介して接続されている。各セレクタ回路４〜６
にはチップセレクト信号が接続れれ、このチップセレク
ト信号によって共通メモリ部３に接続する対象をＣＰＵ
部１かファジィ演算部２かに選択している。
【０００９】図２はファジィ演算部の構成を示している
。すなわち、ファジィ演算部２は、推論演算制御部２０
と、演算部２１と、知識メモリ部２２とで構成されてい
る。
。すなわち、ファジィ演算部２は、推論演算制御部２０
と、演算部２１と、知識メモリ部２２とで構成されてい
る。
【００１０】ここで、推論演算制御部２０は、ＣＰＵ部
から出力されたチップセレクト信号ＣＳ１を監視するこ
とで共通メモリ部３へのアクセスの可否を判断している
。なお、本プロセッサにおいては、共通メモリ部３に対
するファジィ演算部２からのアクセスよりもＣＰＵ１か
らのアクセスを優先させるようにしている。
から出力されたチップセレクト信号ＣＳ１を監視するこ
とで共通メモリ部３へのアクセスの可否を判断している
。なお、本プロセッサにおいては、共通メモリ部３に対
するファジィ演算部２からのアクセスよりもＣＰＵ１か
らのアクセスを優先させるようにしている。
【００１１】図３は共通メモリ部３の構成を示している
。共通メモリ部３は、入力値格納用ＦｉＦｏ部３０と出
力値格納用メモリ部３１とで構成されている。入力値格
納用ＦｉＦｏ部３０は、ＣＰＵから送られるルール群Ｎ
Ｏ．および入力値をセットにして格納する。出力値格納
用メモリ部３１は、ファジィ演算部２から送られるフラ
グおよび出力値をセットにしてルール群別に格納する。
。共通メモリ部３は、入力値格納用ＦｉＦｏ部３０と出
力値格納用メモリ部３１とで構成されている。入力値格
納用ＦｉＦｏ部３０は、ＣＰＵから送られるルール群Ｎ
Ｏ．および入力値をセットにして格納する。出力値格納
用メモリ部３１は、ファジィ演算部２から送られるフラ
グおよび出力値をセットにしてルール群別に格納する。
【００１２】図４は入力値格納用ＦｉＦｏ部３０および
出力値格納用３１のデータ構成を示す。
出力値格納用３１のデータ構成を示す。
【００１３】入力値格納用ＦｉＦｏ部は、図に示すよう
に、ルール群ＮＯ．および入力値がセットにして格納さ
れていく。また、出力値格納用メモリ部３１は、ルール
群別に推論実施フラグと出力値とがセットにして格納さ
れている。入力値格納用メモリ３０はＦｉＦｏ構造のた
めに、外部からは図中ａのワンセット分しか見えていな
い。従って、ファジィ演算部２から入力値格納用ＦｉＦ
ｏ部３０にアクセスしたときには、このａの部分のワン
セット分のデータが読み出される。また、このメモリは
ＦｉＦｏ構造のために、最初にセットされたデータから
順次読み出されることになる。
に、ルール群ＮＯ．および入力値がセットにして格納さ
れていく。また、出力値格納用メモリ部３１は、ルール
群別に推論実施フラグと出力値とがセットにして格納さ
れている。入力値格納用メモリ３０はＦｉＦｏ構造のた
めに、外部からは図中ａのワンセット分しか見えていな
い。従って、ファジィ演算部２から入力値格納用ＦｉＦ
ｏ部３０にアクセスしたときには、このａの部分のワン
セット分のデータが読み出される。また、このメモリは
ＦｉＦｏ構造のために、最初にセットされたデータから
順次読み出されることになる。
【００１４】出力値格納用メモリ部３１は通常メモリで
構成され、ルール群別に予め記憶エリアが決められてい
て、ファジィ演算部２から出力データを受け取ると、そ
の時に使用されたルール群に対応するエリアに推論実施
フラグと出力値がセットになって格納される。従って、
ＣＰＵ１からは通常のアドレッシングにより所望のルー
ル群に対応する推論実施フラグおよび出力値が読み出さ
れる。なお、出力値格納用メモリ部をＦｉＦｏ構造にす
ると、ＣＰＵ部のあるタスクから読み出した時に所望の
ルール群の結果ではない場合が生じる。この場合には、
そのデータが読み捨てになってしまい、結局、そのデー
タを必要とするタスクがアクセスしたときに既に出力値
が消え去ってしまっている問題が生じるからである。本
プロセッサでは出力値格納用メモリ部が通常のメモリ（
ＲＡＭ構造）であるために、所望のルール群の対応する
結果を通常のアドレス信号によって簡単に読み出すこと
ができる。
構成され、ルール群別に予め記憶エリアが決められてい
て、ファジィ演算部２から出力データを受け取ると、そ
の時に使用されたルール群に対応するエリアに推論実施
フラグと出力値がセットになって格納される。従って、
ＣＰＵ１からは通常のアドレッシングにより所望のルー
ル群に対応する推論実施フラグおよび出力値が読み出さ
れる。なお、出力値格納用メモリ部をＦｉＦｏ構造にす
ると、ＣＰＵ部のあるタスクから読み出した時に所望の
ルール群の結果ではない場合が生じる。この場合には、
そのデータが読み捨てになってしまい、結局、そのデー
タを必要とするタスクがアクセスしたときに既に出力値
が消え去ってしまっている問題が生じるからである。本
プロセッサでは出力値格納用メモリ部が通常のメモリ（
ＲＡＭ構造）であるために、所望のルール群の対応する
結果を通常のアドレス信号によって簡単に読み出すこと
ができる。
【００１５】図５は本プロセッサの動作状態の概略を示
している。
している。
【００１６】ここではＣＰＵ部１においてタスクＡとタ
スクＢが動作しているとする。
スクＢが動作しているとする。
【００１７】各タスクＡ，Ｂで使用するルール群ＮＯ．
はＮＯ．１０とＮＯ．５である。先ず、タスクＡが共通
メモリ部２のＦｉＦｏ部３０に対してルール群ＮＯ．１
０と所定の入力値をセットすると、ファジィ演算部２が
その情報を受け取ってルール群ＮＯ．１０に対応する推
論動作を実行する。ＣＰＵ１では、続いてタスクＢが動
作を開始すると、ＦｉＦｏ部３０に対して、図に示すよ
うにルール群ＮＯ．５と入力値とをセットする。この場
合、ファジィ演算部２では、先のルール群ＮＯ．および
入力値に基づく推論動作が完了しているかどうかは問題
でない。一方、ルール群ＮＯ．１０の推論を完了すると
、出力値格納用メモリ部３１のルール群ＮＯ．１０に対
応するエリアに推論実施フラグと出力値とをセットする
。このときファジィ演算部２からＣＰＵ１に対して割り
込みなどをかけることがない。ＣＰＵ部１では、タスク
Ａの動作中に推論結果を必要とするタイミングになると
、出力値格納用メモリ部３１にアクセスする。もし、そ
のタイミングでルール群ＮＯ．１０に対応するエリアに
推論実施フラグ（＝１）と出力値がセットされていれば
そのデータを読みだして処理する。同様にタスクＢの動
作においてルール群ＮＯ．５に対応する出力値が必要と
するタイミングになれば、出力値格納用メモリ部３１に
アクセスし、対応のエリアに推論実施フラグ（＝１）と
出力値をみて、それらのデータがセットされていれば呼
び出して処理する。
はＮＯ．１０とＮＯ．５である。先ず、タスクＡが共通
メモリ部２のＦｉＦｏ部３０に対してルール群ＮＯ．１
０と所定の入力値をセットすると、ファジィ演算部２が
その情報を受け取ってルール群ＮＯ．１０に対応する推
論動作を実行する。ＣＰＵ１では、続いてタスクＢが動
作を開始すると、ＦｉＦｏ部３０に対して、図に示すよ
うにルール群ＮＯ．５と入力値とをセットする。この場
合、ファジィ演算部２では、先のルール群ＮＯ．および
入力値に基づく推論動作が完了しているかどうかは問題
でない。一方、ルール群ＮＯ．１０の推論を完了すると
、出力値格納用メモリ部３１のルール群ＮＯ．１０に対
応するエリアに推論実施フラグと出力値とをセットする
。このときファジィ演算部２からＣＰＵ１に対して割り
込みなどをかけることがない。ＣＰＵ部１では、タスク
Ａの動作中に推論結果を必要とするタイミングになると
、出力値格納用メモリ部３１にアクセスする。もし、そ
のタイミングでルール群ＮＯ．１０に対応するエリアに
推論実施フラグ（＝１）と出力値がセットされていれば
そのデータを読みだして処理する。同様にタスクＢの動
作においてルール群ＮＯ．５に対応する出力値が必要と
するタイミングになれば、出力値格納用メモリ部３１に
アクセスし、対応のエリアに推論実施フラグ（＝１）と
出力値をみて、それらのデータがセットされていれば呼
び出して処理する。
【００１８】このように、ＣＰＵ部１とファジィ演算部
２とはそれぞれ非同期に動作することができる。
２とはそれぞれ非同期に動作することができる。
【００１９】なお、ＣＰＵ部１において、あるタスクを
実行中に推論結果を共通メモリ部３から呼び出そうとし
たときにファジィ演算部からまだそのルール群の処理を
完了していない場合には次のようになる。
実行中に推論結果を共通メモリ部３から呼び出そうとし
たときにファジィ演算部からまだそのルール群の処理を
完了していない場合には次のようになる。
【００２０】先ず、第１回目の推論の場合には推論実施
フラグに初期値０が入っているために、ここが０ならま
だ推論未完ということが判断できるために、ＣＰＵ１は
一旦ウエイト状態となって再度読みだしに行く。また、
２回目以降の推論の場合には、出力値格納用メモリ部３
１には前回推論値の結果が格納されているために、最悪
の場合でも前回推論時の出力値が読み出されることにな
る。この場合、もし、確実に出力値を読み出したい場合
には、出力値を呼び出したときに推論実施フラグをクリ
アして０にしておけばよい。
フラグに初期値０が入っているために、ここが０ならま
だ推論未完ということが判断できるために、ＣＰＵ１は
一旦ウエイト状態となって再度読みだしに行く。また、
２回目以降の推論の場合には、出力値格納用メモリ部３
１には前回推論値の結果が格納されているために、最悪
の場合でも前回推論時の出力値が読み出されることにな
る。この場合、もし、確実に出力値を読み出したい場合
には、出力値を呼び出したときに推論実施フラグをクリ
アして０にしておけばよい。
【００２１】
【発明の効果】（１）ファジィ演算部が推論の途中であ
っても、次に推論させたいルール群ＮＯ．と入力値をセ
ットすることができる。
っても、次に推論させたいルール群ＮＯ．と入力値をセ
ットすることができる。
【００２２】（２）出力値はＣＰＵ部のプログラムに適
したタイミングで自由に取り出すことができる。
したタイミングで自由に取り出すことができる。
【００２３】（３）ＣＰＵ部とファジィ演算部とを割り
込みで同期化せずに、非同期に動作するようにしている
ために、ＣＰＵ部のプログラムへの規制が極めて少なく
なる。
込みで同期化せずに、非同期に動作するようにしている
ために、ＣＰＵ部のプログラムへの規制が極めて少なく
なる。
【００２４】（４）ＣＰＵ部において複数のタスクでフ
ァジィ演算を利用する場合に、一方のタスクにおいて他
のタスクを気にする必要がない。すなわち、プログラム
が簡略化できる利点がある。
ァジィ演算を利用する場合に、一方のタスクにおいて他
のタスクを気にする必要がない。すなわち、プログラム
が簡略化できる利点がある。
【図１】本発明の実施例のプロセッサの構成図
【図２】
ファジィ演算部の構成図
ファジィ演算部の構成図
【図３】共通メモリ部の構成図
【図４】入力値格納用ＦｉＦｏメモリ部および出力値格
納用メモリ部のデータ構成を示す図
納用メモリ部のデータ構成を示す図
Claims (1)
- 【請求項１】ＣＰＵ部とファジィ演算部と、これらに共
通に接続される共通メモリ部とを備え、前記共通メモリ
部を、ルール群を指定するルール群ＮＯ．および入力値
をセットにして格納するＦｉＦｏメモリと、推論を実施
したことを知らせるフラグおよび出力値とをセットにし
てルール群別に格納する出力値メモリとで構成したこと
を特徴とするファジィ演算機能を備えたプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229991A JPH04260156A (ja) | 1991-02-15 | 1991-02-15 | ファジィ演算機能を備えたプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229991A JPH04260156A (ja) | 1991-02-15 | 1991-02-15 | ファジィ演算機能を備えたプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04260156A true JPH04260156A (ja) | 1992-09-16 |
Family
ID=12078869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2229991A Pending JPH04260156A (ja) | 1991-02-15 | 1991-02-15 | ファジィ演算機能を備えたプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04260156A (ja) |
-
1991
- 1991-02-15 JP JP2229991A patent/JPH04260156A/ja active Pending
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