JPH04256324A - 薄膜半導体素子の製造方法 - Google Patents
薄膜半導体素子の製造方法Info
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- JPH04256324A JPH04256324A JP3017584A JP1758491A JPH04256324A JP H04256324 A JPH04256324 A JP H04256324A JP 3017584 A JP3017584 A JP 3017584A JP 1758491 A JP1758491 A JP 1758491A JP H04256324 A JPH04256324 A JP H04256324A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［発明の目的］
【０００１】
【産業上の利用分野】本発明は、薄膜半導体素子の製造
方法に係り、特にアクティブマトリックス表示形液晶デ
バイス等の駆動、スイッチングに用いられる薄膜半導体
素子の製造方法に関する。
方法に係り、特にアクティブマトリックス表示形液晶デ
バイス等の駆動、スイッチングに用いられる薄膜半導体
素子の製造方法に関する。
【０００２】
【従来の技術】近年、ＣＲＴディスプレイに代わる表示
装置として液晶表示装置（以下ＬＣＤとする）が脚光を
浴びている。これは、薄型化・低電圧駆動化・低消費電
力化等の多くの利点を有しているからであり、活発な開
発が行われている。
装置として液晶表示装置（以下ＬＣＤとする）が脚光を
浴びている。これは、薄型化・低電圧駆動化・低消費電
力化等の多くの利点を有しているからであり、活発な開
発が行われている。
【０００３】ＬＣＤは、表示形態によりセグメント表示
形とマトリックス表示形とに大別され、さらにマトリッ
クス表示形は単純マトリックス表示形とアクティブマト
リックス表示形とに類別される。アクティブマトリック
ス表示形ＬＣＤは、各画素に非線形能動素子を配置する
ことによって余分な信号の干渉を排除し、高品位の画質
を実現することができる。しかし、非常に多くのスイッ
チング素子と画素電極とを形成するため集積密度が高く
従って高精度の製造プロセスが要求される。
形とマトリックス表示形とに大別され、さらにマトリッ
クス表示形は単純マトリックス表示形とアクティブマト
リックス表示形とに類別される。アクティブマトリック
ス表示形ＬＣＤは、各画素に非線形能動素子を配置する
ことによって余分な信号の干渉を排除し、高品位の画質
を実現することができる。しかし、非常に多くのスイッ
チング素子と画素電極とを形成するため集積密度が高く
従って高精度の製造プロセスが要求される。
【０００４】アクティブマトリックス表示形ＬＣＤの駆
動・スイッチング用回路には薄膜半導体素子が用いられ
る。この薄膜半導体素子は例えば図１に示す逆スタガー
ド構造を有する。以下、薄膜半導体素子の製造工程につ
いて簡単に説明する。ガラス基板（１１）上にゲート電
極（１２）を形成した後、ゲート絶縁膜（１３）、活性
層（１４）、ソース・ドレイン分離層（１５）を順次成
膜する。次にソース・ドレイン分離層（１５）をエッチ
ングによりパターニングしてからドーピング層（１６）
を成膜する。次に活性層（１４）及びドーピング層（１
６）を島状にパターニングする。この上に電極材料層を
堆積してソース電極（１７）及びドレイン電極（１８）
を形成し、最後にソース・ドレイン両電極間のドーピン
グ層（１６）をエッチング除去して完成する。
動・スイッチング用回路には薄膜半導体素子が用いられ
る。この薄膜半導体素子は例えば図１に示す逆スタガー
ド構造を有する。以下、薄膜半導体素子の製造工程につ
いて簡単に説明する。ガラス基板（１１）上にゲート電
極（１２）を形成した後、ゲート絶縁膜（１３）、活性
層（１４）、ソース・ドレイン分離層（１５）を順次成
膜する。次にソース・ドレイン分離層（１５）をエッチ
ングによりパターニングしてからドーピング層（１６）
を成膜する。次に活性層（１４）及びドーピング層（１
６）を島状にパターニングする。この上に電極材料層を
堆積してソース電極（１７）及びドレイン電極（１８）
を形成し、最後にソース・ドレイン両電極間のドーピン
グ層（１６）をエッチング除去して完成する。
【０００５】このうち、ソース・ドレイン分離層（１５
）はドーピング層（１６）エッチング時の下層へのエッ
チング進行を防止する役目を果たし、活性層（１４）上
に成膜した後フッ酸系溶液を用いて必要形状にパターニ
ングされる。 パターニング後の基板表面はフッ素系化合物等からなる
汚染物質（１９）が残存するが、フッ酸系溶液で洗い流
すのみでは十分除去できないばかりかフッ酸系溶液が基
板表面を過度にエッチングし却って逆汚染を生じてしま
う。 また、大気中で処理を行うことから表面に自然酸化膜が
生成される。これら汚染物質や自然酸化膜等は、その上
層として成膜されるドーピング層（１６）の定着性を劣
化させ、ドーピング層（１６）のコンタクト不良等薄膜
半導体素子の製造不良の原因となる。また、ソース・ド
レイン分離層（１５）の過度のエッチングは、その膜厚
を減じさせ薄膜半導体素子の特性劣化の原因となる。
）はドーピング層（１６）エッチング時の下層へのエッ
チング進行を防止する役目を果たし、活性層（１４）上
に成膜した後フッ酸系溶液を用いて必要形状にパターニ
ングされる。 パターニング後の基板表面はフッ素系化合物等からなる
汚染物質（１９）が残存するが、フッ酸系溶液で洗い流
すのみでは十分除去できないばかりかフッ酸系溶液が基
板表面を過度にエッチングし却って逆汚染を生じてしま
う。 また、大気中で処理を行うことから表面に自然酸化膜が
生成される。これら汚染物質や自然酸化膜等は、その上
層として成膜されるドーピング層（１６）の定着性を劣
化させ、ドーピング層（１６）のコンタクト不良等薄膜
半導体素子の製造不良の原因となる。また、ソース・ド
レイン分離層（１５）の過度のエッチングは、その膜厚
を減じさせ薄膜半導体素子の特性劣化の原因となる。
【０００６】
【発明が解決しようとする課題】薄膜半導体素子の製造
工程においては、上記のようにソース・ドレイン分離層
パターニング後の基板表面の残存汚染物質等が薄膜半導
体素子の製造不良や特性劣化の原因の一つとなっている
。
工程においては、上記のようにソース・ドレイン分離層
パターニング後の基板表面の残存汚染物質等が薄膜半導
体素子の製造不良や特性劣化の原因の一つとなっている
。
【０００７】そこで本発明は、ソース・ドレイン分離層
パターニング後の基板表面の清浄化を図ることにより、
高信頼度の薄膜半導体素子の製造方法を提供することを
目的とする。 ［発明の構成］
パターニング後の基板表面の清浄化を図ることにより、
高信頼度の薄膜半導体素子の製造方法を提供することを
目的とする。 ［発明の構成］
【０００８】
【課題を解決するための手段及び作用】本発明は、ガラ
ス基板上にゲート電極、ゲート絶縁膜、活性層、ソース
・ドレイン分離層、ドーピング層、ソース電極及びドレ
イン電極を順次形成する薄膜半導体素子の製造方法にお
いて、ソース・ドレイン分離層パターニング後でドーピ
ング層成膜前に基板表面に付着する残存汚染物質等を不
活性ガスプラズマを用いて清浄化することにより上記目
的を達成しようとする薄膜半導体素子の製造方法である
。
ス基板上にゲート電極、ゲート絶縁膜、活性層、ソース
・ドレイン分離層、ドーピング層、ソース電極及びドレ
イン電極を順次形成する薄膜半導体素子の製造方法にお
いて、ソース・ドレイン分離層パターニング後でドーピ
ング層成膜前に基板表面に付着する残存汚染物質等を不
活性ガスプラズマを用いて清浄化することにより上記目
的を達成しようとする薄膜半導体素子の製造方法である
。
【０００９】不活性ガスプラズマを用いて基板表面を清
浄することにより、逆汚染を起こすことなく効果的に汚
染物質を除去することが可能である。また、かかるプラ
ズマ処理は高真空チャンバー内で行われるため、処理中
に基板表面に自然酸化膜を生ずることはない。従って、
その上層として成膜されるドーピング層のコンタクト不
良を起こすことなく、高信頼度の薄膜半導体素子を製造
することが可能となる。また、ソース・ドレイン分離層
のエッチングレートが低いため、ソース・ドレイン分離
層の膜厚を過度に減ずることはなく、薄膜半導体素子の
特性を劣化させることもない。
浄することにより、逆汚染を起こすことなく効果的に汚
染物質を除去することが可能である。また、かかるプラ
ズマ処理は高真空チャンバー内で行われるため、処理中
に基板表面に自然酸化膜を生ずることはない。従って、
その上層として成膜されるドーピング層のコンタクト不
良を起こすことなく、高信頼度の薄膜半導体素子を製造
することが可能となる。また、ソース・ドレイン分離層
のエッチングレートが低いため、ソース・ドレイン分離
層の膜厚を過度に減ずることはなく、薄膜半導体素子の
特性を劣化させることもない。
【００１０】
【実施例】以下、図１乃至図６に示す薄膜半導体素子の
断面形状を参照しつつ、本発明の実施例について詳解す
る。
断面形状を参照しつつ、本発明の実施例について詳解す
る。
【００１１】まず、バリウムホウ硅酸ガラスからなるガ
ラス基板（１１）上にモリブデン−タンタル合金からな
るゲート金属層をスパッタリングにより成膜し、ケミカ
ルドライエッチングによりゲート電極（１２）を形成す
る。次にプラズマＣＶＤ法を用いて、ＳｉＯｘからなる
ゲート絶縁膜（１３）、アモルファスシリコンからなる
活性層（１４）及びＳｉＮｘからなるソース・ドレイン
分離層（１５）を順次成膜する。この間プラズマ処理室
内の真空を破らず連続的に成膜処理を行う。次にソース
・ドレイン分離層（１５）をフッ酸系溶液を用いてパタ
ーニングする。パターニング後の活性層（１４）やソー
ス・ドレイン分離層（１５）の表面には図２に示すごと
く汚染物質（１９）や自然酸化膜が存在する。そこで、
基板をプラズマ処理室内でＨｅガスプラズマにより表面
処理し、図３に示すごとく汚染物質（１９）を完全に除
去する。これによれば、逆汚染を生ずることなく基板表
面を清浄化することが可能であり、高真空下で行うため
自然酸化膜を生成することもない。また、ソース・ドレ
イン分離層に対するエッチングレートが低いのでソース
・ドレイン分離層（１５）を過度に損傷することもない
。次にプラズマＣＶＤ法によりリンをドーピングしたｎ
型アモルファスシリコンからなるドーピング層（１６）
を形成する（図４）が、基板表面清浄からドーピング層
（１６）成膜までの一連の処理は同一チャンバー内で真
空を破ることなく行われるので、基板表面に自然酸化膜
を生じさせない。従ってドーピング層（１６）の下層へ
の定着性を劣化させることはない。引続き、ケミカルド
ライエッチングにより活性層（１４）及びドーピング層
（１６）を図５に示すごとく島状にパターニングする。 次に基板全面にモリブデン層をスパッタ蒸着し、リン酸
・硝酸・酢酸混合溶液を用いてパターニングしてソース
電極（１７）とドレイン電極（１８）を形成する（図６
）。最後に、ソース電極（１７）及びドレイン電極（１
８）をマスクとして両電極間に露出した部分のドーピン
グ層（１６）をフッ素系ガスを用いたドライエッチング
により選択的に除去して図１に示す薄膜半導体素子を得
る。
ラス基板（１１）上にモリブデン−タンタル合金からな
るゲート金属層をスパッタリングにより成膜し、ケミカ
ルドライエッチングによりゲート電極（１２）を形成す
る。次にプラズマＣＶＤ法を用いて、ＳｉＯｘからなる
ゲート絶縁膜（１３）、アモルファスシリコンからなる
活性層（１４）及びＳｉＮｘからなるソース・ドレイン
分離層（１５）を順次成膜する。この間プラズマ処理室
内の真空を破らず連続的に成膜処理を行う。次にソース
・ドレイン分離層（１５）をフッ酸系溶液を用いてパタ
ーニングする。パターニング後の活性層（１４）やソー
ス・ドレイン分離層（１５）の表面には図２に示すごと
く汚染物質（１９）や自然酸化膜が存在する。そこで、
基板をプラズマ処理室内でＨｅガスプラズマにより表面
処理し、図３に示すごとく汚染物質（１９）を完全に除
去する。これによれば、逆汚染を生ずることなく基板表
面を清浄化することが可能であり、高真空下で行うため
自然酸化膜を生成することもない。また、ソース・ドレ
イン分離層に対するエッチングレートが低いのでソース
・ドレイン分離層（１５）を過度に損傷することもない
。次にプラズマＣＶＤ法によりリンをドーピングしたｎ
型アモルファスシリコンからなるドーピング層（１６）
を形成する（図４）が、基板表面清浄からドーピング層
（１６）成膜までの一連の処理は同一チャンバー内で真
空を破ることなく行われるので、基板表面に自然酸化膜
を生じさせない。従ってドーピング層（１６）の下層へ
の定着性を劣化させることはない。引続き、ケミカルド
ライエッチングにより活性層（１４）及びドーピング層
（１６）を図５に示すごとく島状にパターニングする。 次に基板全面にモリブデン層をスパッタ蒸着し、リン酸
・硝酸・酢酸混合溶液を用いてパターニングしてソース
電極（１７）とドレイン電極（１８）を形成する（図６
）。最後に、ソース電極（１７）及びドレイン電極（１
８）をマスクとして両電極間に露出した部分のドーピン
グ層（１６）をフッ素系ガスを用いたドライエッチング
により選択的に除去して図１に示す薄膜半導体素子を得
る。
【００１２】本実施例では、ゲート絶縁膜（１３）、活
性層（１４）、ソース・ドレイン分離層（１５）及びド
ーピング層（１６）の成膜をプラズマＣＶＤ法により行
った。これはプラズマＣＶＤ法によれば膜厚及び膜質の
均一性が高いことによる。特にアクティブマトリックス
表示形ＬＣＤは、素子の特性のバラツキが画質ムラの原
因となるため、各種膜を均等に形成する必要があるから
である。さらに、本発明の場合、単一のプラズマ処理装
置により各種成膜及び不活性ガスプラズマ清浄等の処理
を真空を破らず連続して行えるため、上述の自然酸化膜
成長防止や作業の効率化が図れるという利点がある。
性層（１４）、ソース・ドレイン分離層（１５）及びド
ーピング層（１６）の成膜をプラズマＣＶＤ法により行
った。これはプラズマＣＶＤ法によれば膜厚及び膜質の
均一性が高いことによる。特にアクティブマトリックス
表示形ＬＣＤは、素子の特性のバラツキが画質ムラの原
因となるため、各種膜を均等に形成する必要があるから
である。さらに、本発明の場合、単一のプラズマ処理装
置により各種成膜及び不活性ガスプラズマ清浄等の処理
を真空を破らず連続して行えるため、上述の自然酸化膜
成長防止や作業の効率化が図れるという利点がある。
【００１３】なお、本実施例では、ゲート電極にモリブ
デン−タンタル合金を使用したが、タンタル単体又は他
のタンタル合金あるいはクロム等を用いてもよい。また
、ゲート絶縁膜としてＳｉＯｘを使用したが、ＳｉＮｘ
又はＳｉＯｘ／ＳｉＮｘ積層膜を用いてもよい。また、
ソース電極、ドレイン電極としてモリブデンを使用した
が、クロム、タングステン等の高融点金属あるいはこれ
ら高融点金属とアルミニウムとの積層膜を用いてもよい
。
デン−タンタル合金を使用したが、タンタル単体又は他
のタンタル合金あるいはクロム等を用いてもよい。また
、ゲート絶縁膜としてＳｉＯｘを使用したが、ＳｉＮｘ
又はＳｉＯｘ／ＳｉＮｘ積層膜を用いてもよい。また、
ソース電極、ドレイン電極としてモリブデンを使用した
が、クロム、タングステン等の高融点金属あるいはこれ
ら高融点金属とアルミニウムとの積層膜を用いてもよい
。
【００１４】
【発明の効果】以上詳記したように本発明によれば、ソ
ース・ドレイン層パターニング後に基板表面に残存する
汚染物質等を、ソース・ドレイン層の膜厚を減ずること
なく効果的に除去できる。特に各種膜の形成にもプラズ
マＣＶＤ法を用いた場合は、作業効率上からも効果が大
きい。即ち、ドーピング層のコンタクト不良や素子の特
性劣化のない高信頼性の薄膜半導体素子の製造方法を提
供することができ、大きな工業的効果が得られる。
ース・ドレイン層パターニング後に基板表面に残存する
汚染物質等を、ソース・ドレイン層の膜厚を減ずること
なく効果的に除去できる。特に各種膜の形成にもプラズ
マＣＶＤ法を用いた場合は、作業効率上からも効果が大
きい。即ち、ドーピング層のコンタクト不良や素子の特
性劣化のない高信頼性の薄膜半導体素子の製造方法を提
供することができ、大きな工業的効果が得られる。
【図１】逆スタガード型電極構造薄膜半導体素子の断面
形状を示す図である。
形状を示す図である。
【図２】エッチングストッパ層パターニング後の汚染物
質が表面に付着した状態の薄膜半導体素子の断面形状を
示す図である。
質が表面に付着した状態の薄膜半導体素子の断面形状を
示す図である。
【図３】表面清浄後の薄膜半導体素子の断面形状を示す
図である。
図である。
【図４】ドーピング層形成後の薄膜半導体素子の断面形
状を示す図である。
状を示す図である。
【図５】活性層及びドーピング層を島状にパターニング
した後の薄膜半導体素子の断面形状を示す図である。
した後の薄膜半導体素子の断面形状を示す図である。
【図６】ソース・ドレイン両電極形成後の薄膜半導体素
子の断面形状で示す図ある。
子の断面形状で示す図ある。
１１…ガラス基板、１２…ゲート電極、１３…ゲート絶
縁膜、１４…活性層、１５…ソース・ドレイン分離層、
１６…ドーピング層、１７…ソース電極、１８…ドレイ
ン電極、１９…汚染物質。
縁膜、１４…活性層、１５…ソース・ドレイン分離層、
１６…ドーピング層、１７…ソース電極、１８…ドレイ
ン電極、１９…汚染物質。
Claims (1)
- 【請求項１】 ガラス基板上にゲート電極、ゲート絶
縁膜、活性層、ソース・ドレイン分離層、ドーピング層
、ソース電極及びドレイン電極を順次形成する薄膜半導
体素子の製造方法において、ソース・ドレイン分離層を
パターニング後ドーピング層を成膜する前に不活性ガス
プラズマを用いてガラス基板表面を清浄化する工程を具
備したことを特徴とする薄膜半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017584A JPH04256324A (ja) | 1991-02-08 | 1991-02-08 | 薄膜半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017584A JPH04256324A (ja) | 1991-02-08 | 1991-02-08 | 薄膜半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04256324A true JPH04256324A (ja) | 1992-09-11 |
Family
ID=11947957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3017584A Pending JPH04256324A (ja) | 1991-02-08 | 1991-02-08 | 薄膜半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04256324A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997029400A1 (fr) * | 1996-02-09 | 1997-08-14 | Seiko Epson Corporation | Structure de contact pour cablage multicouche, substrat a matrice active et leur procede de fabrication |
| KR100612984B1 (ko) * | 1998-01-30 | 2006-10-31 | 삼성전자주식회사 | 박막 트랜지스터의 제조 방법 |
-
1991
- 1991-02-08 JP JP3017584A patent/JPH04256324A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997029400A1 (fr) * | 1996-02-09 | 1997-08-14 | Seiko Epson Corporation | Structure de contact pour cablage multicouche, substrat a matrice active et leur procede de fabrication |
| KR100612984B1 (ko) * | 1998-01-30 | 2006-10-31 | 삼성전자주식회사 | 박막 트랜지스터의 제조 방법 |
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