JPH04252061A - マルチチップ型半導体装置 - Google Patents
マルチチップ型半導体装置Info
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、マルチチップ型半導体
装置に適用して有効な技術に関するものである。特に、
本発明は、１つの封止体に機能が異なる２種類以上の半
導体素子を封止するマルチチップ型半導体装置に適用し
て有効な技術に関するものである。
装置に適用して有効な技術に関するものである。特に、
本発明は、１つの封止体に機能が異なる２種類以上の半
導体素子を封止するマルチチップ型半導体装置に適用し
て有効な技術に関するものである。
【０００２】
【従来の技術】マルチチップ型半導体装置は、封止体の
１個当りの半導体素子に相当する占有面積を縮小でき、
ＰＣＢ基板などの実装基板への実装時、実装密度を向上
できる。また、マルチチップ型半導体装置は、前述の実
装基板などへの実装時、複数個の半導体素子を１つのモ
ジュールとして、モジュール単位にて実装できるので、
実装作業において取扱いが容易である。
１個当りの半導体素子に相当する占有面積を縮小でき、
ＰＣＢ基板などの実装基板への実装時、実装密度を向上
できる。また、マルチチップ型半導体装置は、前述の実
装基板などへの実装時、複数個の半導体素子を１つのモ
ジュールとして、モジュール単位にて実装できるので、
実装作業において取扱いが容易である。
【０００３】この種のマルチチップ型半導体装置はリー
ドのインナーリード上にＰＣＢ基板を介在して複数個の
半導体素子（半導体ペレット）を搭載する。ＰＣＢ基板
上には少なくとも夫々機能が異なる２種類の２個の半導
体素子が搭載される。半導体素子には、アナログ回路、
デジタル回路、ロジック回路若しくはメモリ回路のいず
れか、又は２種類以上を組合せた回路のいずれかが搭載
される。ＰＣＢ基板は例えばガラスエポキシ系樹脂で形
成される。前記半導体素子の外部端子（ボンディングパ
ッド）はＰＣＢ基板の端子にボンディングワイヤを介在
して電気的に接続される。ＰＣＢ基板の端子は配線を介
在して別の端子に電気的に接続され、このＰＣＢ基板の
別の端子はインナーリードにボンディングワイヤを介在
して電気的に接続される。前記複数個の半導体素子、Ｐ
ＣＢ基板、インナーリードの夫々は、トランスファモー
ルド法で形成される樹脂封止体で気密封止される。樹脂
封止体としては例えばエポキシ系樹脂で形成される。
ドのインナーリード上にＰＣＢ基板を介在して複数個の
半導体素子（半導体ペレット）を搭載する。ＰＣＢ基板
上には少なくとも夫々機能が異なる２種類の２個の半導
体素子が搭載される。半導体素子には、アナログ回路、
デジタル回路、ロジック回路若しくはメモリ回路のいず
れか、又は２種類以上を組合せた回路のいずれかが搭載
される。ＰＣＢ基板は例えばガラスエポキシ系樹脂で形
成される。前記半導体素子の外部端子（ボンディングパ
ッド）はＰＣＢ基板の端子にボンディングワイヤを介在
して電気的に接続される。ＰＣＢ基板の端子は配線を介
在して別の端子に電気的に接続され、このＰＣＢ基板の
別の端子はインナーリードにボンディングワイヤを介在
して電気的に接続される。前記複数個の半導体素子、Ｐ
ＣＢ基板、インナーリードの夫々は、トランスファモー
ルド法で形成される樹脂封止体で気密封止される。樹脂
封止体としては例えばエポキシ系樹脂で形成される。
【０００４】なお、マルチチップ型半導体装置について
は、例えば日経マイクロデバイセズ、１９８９年１２月
号、第３２頁乃至第４０頁に記載されている。
は、例えば日経マイクロデバイセズ、１９８９年１２月
号、第３２頁乃至第４０頁に記載されている。
【０００５】
【発明が解決しようとする課題】前述のマルチチップ型
半導体装置はＰＣＢ基板の一表面上に複数種類の複数個
の半導体素子を搭載する。ＰＣＢ基板上の複数個の半導
体素子の夫々は、電気的な短絡を防止する目的で相互に
離隔され、若しくは複数個の半導体素子の夫々のボンデ
ィング領域間が相互に離隔される。このため、半導体素
子の占有面積及びボンディング領域の占有面積に半導体
素子間若しくはボンディング領域間の離隔面積が付加さ
れるので、ＰＣＢ基板のサイズが増加し、マルチチップ
型半導体装置のサイズが大型になる。このマルチチップ
型半導体装置の大型化は実装基板への実装時の実装密度
を低下する。
半導体装置はＰＣＢ基板の一表面上に複数種類の複数個
の半導体素子を搭載する。ＰＣＢ基板上の複数個の半導
体素子の夫々は、電気的な短絡を防止する目的で相互に
離隔され、若しくは複数個の半導体素子の夫々のボンデ
ィング領域間が相互に離隔される。このため、半導体素
子の占有面積及びボンディング領域の占有面積に半導体
素子間若しくはボンディング領域間の離隔面積が付加さ
れるので、ＰＣＢ基板のサイズが増加し、マルチチップ
型半導体装置のサイズが大型になる。このマルチチップ
型半導体装置の大型化は実装基板への実装時の実装密度
を低下する。
【０００６】また、前記マルチチップ型半導体装置は、
ＰＣＢ基板が構成されるので、半導体素子からリードま
での信号伝達経路において、２個所のボンディング領域
（半導体素子−ＰＣＢ基板及びＰＣＢ基板−インナーリ
ード）が配置される。このため、ボンディング領域に相
当する分、樹脂封止体の占有面積が増大し、この結果、
マルチチップ型半導体装置のサイズが大型になる。
ＰＣＢ基板が構成されるので、半導体素子からリードま
での信号伝達経路において、２個所のボンディング領域
（半導体素子−ＰＣＢ基板及びＰＣＢ基板−インナーリ
ード）が配置される。このため、ボンディング領域に相
当する分、樹脂封止体の占有面積が増大し、この結果、
マルチチップ型半導体装置のサイズが大型になる。
【０００７】また、前記ＰＣＢ基板はガラスエポキシ系
樹脂で形成され、このＰＣＢ基板は微量の水分を含有す
るので、樹脂封止体は、その形成時（トランスファモー
ルド時）、樹脂封止体の内部にボイドが発生する。ボイ
ドの発生は、樹脂封止体に発生するクラックの原因にな
り、マルチチップ型半導体装置の製造上の歩留りを低下
する。
樹脂で形成され、このＰＣＢ基板は微量の水分を含有す
るので、樹脂封止体は、その形成時（トランスファモー
ルド時）、樹脂封止体の内部にボイドが発生する。ボイ
ドの発生は、樹脂封止体に発生するクラックの原因にな
り、マルチチップ型半導体装置の製造上の歩留りを低下
する。
【０００８】本発明の目的は、マルチチップ型半導体装
置において、封止体の占有面積を縮小し、小型化を図る
ことが可能な技術を提供することにある。
置において、封止体の占有面積を縮小し、小型化を図る
ことが可能な技術を提供することにある。
【０００９】本発明の他の目的は、マルチチップ型半導
体装置において、製造上の歩留りを向上することが可能
な技術を提供することにある。
体装置において、製造上の歩留りを向上することが可能
な技術を提供することにある。
【００１０】本発明の他の目的は、マルチチップ型半導
体装置において、リードの標準化を図ることが可能な技
術を提供することにある。
体装置において、リードの標準化を図ることが可能な技
術を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１３】リードのインナーリードに搭載される、機
能が異なる２種類の半導体素子を封止体で封止するマル
チチップ型半導体装置において、前記リードのインナー
リードの第１主面にＬＯＣ構造又はＣＯＬ構造で第１半
導体素子を搭載し、前記リードのインナーリードの第１
主面と対向する第２主面に、前記ＬＯＣ構造又はＣＯＬ
構造と異なる搭載構造で、前記第１半導体素子と機能が
異なる第２半導体素子を搭載する。前記第２半導体素子
はＣＯＬ構造又はＬＯＣ構造でリードのインナーリード
の第２主面に搭載される。
能が異なる２種類の半導体素子を封止体で封止するマル
チチップ型半導体装置において、前記リードのインナー
リードの第１主面にＬＯＣ構造又はＣＯＬ構造で第１半
導体素子を搭載し、前記リードのインナーリードの第１
主面と対向する第２主面に、前記ＬＯＣ構造又はＣＯＬ
構造と異なる搭載構造で、前記第１半導体素子と機能が
異なる第２半導体素子を搭載する。前記第２半導体素子
はＣＯＬ構造又はＬＯＣ構造でリードのインナーリード
の第２主面に搭載される。
【００１４】
【作用】上述した手段によれば、リードのインナーリー
ドの第１主面に搭載される第１半導体素子、第２主面に
搭載される機能が異なる第２半導体素子の夫々を相互に
近接若しくは重ね合せ、又は夫々のボンディング領域を
相互に近接若しくは重ね合せ、第１半導体素子の中心位
置と第２半導体素子の中心位置とを近接できるので、こ
の近接に相当する分、封止体の占有面積を縮小し、マル
チチップ型半導体装置の小型化を図れる。
ドの第１主面に搭載される第１半導体素子、第２主面に
搭載される機能が異なる第２半導体素子の夫々を相互に
近接若しくは重ね合せ、又は夫々のボンディング領域を
相互に近接若しくは重ね合せ、第１半導体素子の中心位
置と第２半導体素子の中心位置とを近接できるので、こ
の近接に相当する分、封止体の占有面積を縮小し、マル
チチップ型半導体装置の小型化を図れる。
【００１５】また、前記ＬＯＣ構造又はＣＯＬ構造を採
用し、リードのインナーリードの第１主面に第１半導体
素子を搭載したので、インナーリードと第１半導体素子
との間の配線基板（例えばＰＣＢ基板）を廃止できる。 この配線基板の廃止は、第１半導体素子の外部端子とリ
ードのインナーリードとの間の信号伝達経路において、
ボンディング領域を１個所にできるので、ボンディング
領域を削減し、この削減に相当する分、マルチチップ型
半導体装置の小型化を図れる。
用し、リードのインナーリードの第１主面に第１半導体
素子を搭載したので、インナーリードと第１半導体素子
との間の配線基板（例えばＰＣＢ基板）を廃止できる。 この配線基板の廃止は、第１半導体素子の外部端子とリ
ードのインナーリードとの間の信号伝達経路において、
ボンディング領域を１個所にできるので、ボンディング
領域を削減し、この削減に相当する分、マルチチップ型
半導体装置の小型化を図れる。
【００１６】また、前記配線基板の廃止は、配線基板（
例えばＰＣＢ基板）に含まれる水分を廃止でき、若しく
は配線基板とインナーリード、封止体の夫々との熱膨張
係数差に基づく剥がれを廃止できるので、トランスファ
モールド法で形成される樹脂封止体の場合、ボイドの発
生やクラックの発生を低減し、マルチチップ型半導体装
置の製造上の歩留りを向上できる。
例えばＰＣＢ基板）に含まれる水分を廃止でき、若しく
は配線基板とインナーリード、封止体の夫々との熱膨張
係数差に基づく剥がれを廃止できるので、トランスファ
モールド法で形成される樹脂封止体の場合、ボイドの発
生やクラックの発生を低減し、マルチチップ型半導体装
置の製造上の歩留りを向上できる。
【００１７】また、前記ＬＯＣ構造又はＣＯＬ構造を採
用し、リードのインナーリードの第１主面に第１半導体
素子を搭載したので、１種類のリードに複数種類のサイ
ズの第１半導体素子を搭載でき、マルチチップ型半導体
装置のリードの標準化（ＡＳＩＣ化）ができる。
用し、リードのインナーリードの第１主面に第１半導体
素子を搭載したので、１種類のリードに複数種類のサイ
ズの第１半導体素子を搭載でき、マルチチップ型半導体
装置のリードの標準化（ＡＳＩＣ化）ができる。
【００１８】以下、本発明の構成について、複数種類の
複数個の半導体素子を樹脂封止体で封止するマルチチッ
プ型半導体装置に、本発明を適用した実施例とともに説
明する。
複数個の半導体素子を樹脂封止体で封止するマルチチッ
プ型半導体装置に、本発明を適用した実施例とともに説
明する。
【００１９】
【実施例】（実 施 例 １）本発明の実施例１である
マルチチップ型半導体装置の構成を図２（封止体の一部
を除去した状態の平面図）、図１（図２のＡ−Ａ線で切
断した断面図）の夫々で示す。
マルチチップ型半導体装置の構成を図２（封止体の一部
を除去した状態の平面図）、図１（図２のＡ−Ａ線で切
断した断面図）の夫々で示す。
【００２０】図１及び図２に示すように、本実施例１の
マルチチップ型半導体装置１は、リード７に搭載された
、３個の半導体素子（半導体ペレット）２、３及び４を
樹脂封止体９で封止する。３個の半導体素子２、３及び
４の夫々は相互に異なる機能を有し、マルチチップ型半
導体装置１は基本的に２種類以上の異なる機能を有する
半導体素子を搭載する。
マルチチップ型半導体装置１は、リード７に搭載された
、３個の半導体素子（半導体ペレット）２、３及び４を
樹脂封止体９で封止する。３個の半導体素子２、３及び
４の夫々は相互に異なる機能を有し、マルチチップ型半
導体装置１は基本的に２種類以上の異なる機能を有する
半導体素子を搭載する。
【００２１】前記マルチチップ型半導体装置１の半導体
素子２、３、４の夫々にはアナログ回路、デジタル回路
、ロジック回路、メモリ回路等の単一機能のいずれかが
搭載される。また、前記半導体素子２、３、４の夫々に
は前述の複数個の単一機能を１つのシステムとして組込
んだマイクロコンピュータシステム等の複合機能を搭載
することもできる。さらに、マルチチップ型半導体装置
１は、メモリ回路（例えばＤＲＡＭ）を内蔵する半導体
素子を複数個搭載するとともに、それらの入出力駆動回
路を内蔵する半導体素子を搭載することもできる。
素子２、３、４の夫々にはアナログ回路、デジタル回路
、ロジック回路、メモリ回路等の単一機能のいずれかが
搭載される。また、前記半導体素子２、３、４の夫々に
は前述の複数個の単一機能を１つのシステムとして組込
んだマイクロコンピュータシステム等の複合機能を搭載
することもできる。さらに、マルチチップ型半導体装置
１は、メモリ回路（例えばＤＲＡＭ）を内蔵する半導体
素子を複数個搭載するとともに、それらの入出力駆動回
路を内蔵する半導体素子を搭載することもできる。
【００２２】例えば、本実施例１は、マルチチップ型半
導体装置１の半導体素子２にマイクロコンピュータシス
テムを搭載し、半導体素子３に増設用のＤＲＡＭを搭載
し、半導体素子４に入出力駆動回路等を含むロジック回
路を搭載する。通常、マイクロコンピュータシステム、
ロジック回路等はゲートアレイ方式、カスタム方式、ス
タンダードセル方式等の設計方式で開発されたＡＳＩＣ
で構成される。
導体装置１の半導体素子２にマイクロコンピュータシス
テムを搭載し、半導体素子３に増設用のＤＲＡＭを搭載
し、半導体素子４に入出力駆動回路等を含むロジック回
路を搭載する。通常、マイクロコンピュータシステム、
ロジック回路等はゲートアレイ方式、カスタム方式、ス
タンダードセル方式等の設計方式で開発されたＡＳＩＣ
で構成される。
【００２３】前記半導体素子２、３、４の夫々の基本的
構成は実質的に同一であり、単結晶珪素基板の素子形成
面に所定の回路が搭載される。
構成は実質的に同一であり、単結晶珪素基板の素子形成
面に所定の回路が搭載される。
【００２４】半導体素子２は、平面方形状で形成された
単結晶珪素基板の素子形成面の中央部分に所定の回路を
搭載し、この所定の回路の周囲に複数個の外部端子（ボ
ンディングパッド）１０が配置される。半導体素子２は
、図２中、右下側において、リード７のインナーリード
７Ａの表面上に搭載される。つまり、半導体素子２はＣ
ＯＬ（Ｃｈｉｐ Ｏｎ Ｌｅａｄ ）構造で搭載される
。半導体素子２、インナーリード７Ａの夫々の間には絶
縁性樹脂フィルム５が介在される。半導体素子２、絶縁
性樹脂フィルム５の夫々は図示しない接着剤により接着
される。 絶縁性樹脂フィルム５、インナーリード７Ａの夫々は同
様に接着される。絶縁性樹脂フィルム５は、この材質に
限定されないが、例えばポリイミド系樹脂フィルムで形
成される。前記半導体素子２の外部端子１０、インナー
リード７Ａの夫々はボンディングワイヤ８を介在し電気
的に接続される。ボンディングワイヤ８としては例えば
Ａｕワイヤ、Ｃｕワイヤ等が使用される。
単結晶珪素基板の素子形成面の中央部分に所定の回路を
搭載し、この所定の回路の周囲に複数個の外部端子（ボ
ンディングパッド）１０が配置される。半導体素子２は
、図２中、右下側において、リード７のインナーリード
７Ａの表面上に搭載される。つまり、半導体素子２はＣ
ＯＬ（Ｃｈｉｐ Ｏｎ Ｌｅａｄ ）構造で搭載される
。半導体素子２、インナーリード７Ａの夫々の間には絶
縁性樹脂フィルム５が介在される。半導体素子２、絶縁
性樹脂フィルム５の夫々は図示しない接着剤により接着
される。 絶縁性樹脂フィルム５、インナーリード７Ａの夫々は同
様に接着される。絶縁性樹脂フィルム５は、この材質に
限定されないが、例えばポリイミド系樹脂フィルムで形
成される。前記半導体素子２の外部端子１０、インナー
リード７Ａの夫々はボンディングワイヤ８を介在し電気
的に接続される。ボンディングワイヤ８としては例えば
Ａｕワイヤ、Ｃｕワイヤ等が使用される。
【００２５】前記リード７のインナーリード７Ａはアウ
ターリード７Ｂに一体に構成される（電気的に接続され
る）。このリード７は例えばＦｅ−Ｎｉ合金（例えば４
２又は５０［％］のＮｉ含有）、Ｃｕ若しくはＣｕ合金
で形成される。図１、図２の夫々に示すリード７は、樹
脂封止体９の形成後、リードフレームの枠体から切断さ
れかつ成型された後の状態を示す。
ターリード７Ｂに一体に構成される（電気的に接続され
る）。このリード７は例えばＦｅ−Ｎｉ合金（例えば４
２又は５０［％］のＮｉ含有）、Ｃｕ若しくはＣｕ合金
で形成される。図１、図２の夫々に示すリード７は、樹
脂封止体９の形成後、リードフレームの枠体から切断さ
れかつ成型された後の状態を示す。
【００２６】半導体素子３は、平面長方形状で形成され
た単結晶珪素基板の素子形成面の中央部分に長辺に沿っ
てその周囲に複数個の外部端子１０が配置され、この外
部端子１０の配列に沿って所定の回路が搭載される。半
導体素子３は、図２中、左側において、リード７のイン
ナーリード７Ａの裏面下に搭載される。つまり、半導体
素子３は、その素子形成面上をインナーリード７Ａが延
在する、ＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ ）構造で
搭載される。半導体素子３の素子形成面、インナーリー
ド７Ａの夫々の間には絶縁性樹脂フィルム６が介在され
、このインナーリード７Ａに前記絶縁性樹脂フィルム６
を介在して半導体素子３が固着される。絶縁性樹脂フィ
ルム６は、この材質に限定されないが、例えばポリイミ
ド系樹脂フィルムで形成される。同様に、半導体素子３
の外部端子１０、インナーリード７Ａの夫々はボンディ
ングワイヤ８を介在し電気的に接続される。
た単結晶珪素基板の素子形成面の中央部分に長辺に沿っ
てその周囲に複数個の外部端子１０が配置され、この外
部端子１０の配列に沿って所定の回路が搭載される。半
導体素子３は、図２中、左側において、リード７のイン
ナーリード７Ａの裏面下に搭載される。つまり、半導体
素子３は、その素子形成面上をインナーリード７Ａが延
在する、ＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ ）構造で
搭載される。半導体素子３の素子形成面、インナーリー
ド７Ａの夫々の間には絶縁性樹脂フィルム６が介在され
、このインナーリード７Ａに前記絶縁性樹脂フィルム６
を介在して半導体素子３が固着される。絶縁性樹脂フィ
ルム６は、この材質に限定されないが、例えばポリイミ
ド系樹脂フィルムで形成される。同様に、半導体素子３
の外部端子１０、インナーリード７Ａの夫々はボンディ
ングワイヤ８を介在し電気的に接続される。
【００２７】半導体素子４は、平面方形状で形成された
単結晶珪素基板の素子形成面の中央部分に所定の回路を
搭載し、この所定の回路の周囲に複数個の外部端子１０
が配置される。半導体素子４は、図２中、右上側におい
て、リード７のインナーリード７Ａの表面上に搭載され
る。つまり、半導体素子４は、前述の半導体素子２と同
様に、ＣＯＬ構造で搭載される。
単結晶珪素基板の素子形成面の中央部分に所定の回路を
搭載し、この所定の回路の周囲に複数個の外部端子１０
が配置される。半導体素子４は、図２中、右上側におい
て、リード７のインナーリード７Ａの表面上に搭載され
る。つまり、半導体素子４は、前述の半導体素子２と同
様に、ＣＯＬ構造で搭載される。
【００２８】前記マルチチップ型半導体装置１は１つの
樹脂封止体９の内部に前述のＣＯＬ構造を採用する半導
体素子２、４の夫々とＬＯＣ構造を採用する半導体素子
３とを混在する。半導体素子２（又は４）、半導体素子
３の夫々は、インナーリード７Ａの表面側、裏面側の夫
々に搭載されるので、相互にボンディング領域間を近接
でき若しくは相互にボンディング領域を重ね合せること
ができる。本実施例１の場合、ボンディング領域はボン
ディングワイヤ８に接続される、インナーリード７Ａか
ら外部端子１０までの領域と定義する。また、半導体素
子２、半導体素子３の夫々は相互にそれらの一部を相互
に近接でき若しくは重ね合せる（相互の単結晶珪素基板
を重ね合せる）ことができる。つまり、半導体素子２、
半導体素子３の夫々は、相互の離隔面積が廃止でき、い
ずれかの一方の占有面積の一部を兼用し、相互の中心位
置を近接できる。
樹脂封止体９の内部に前述のＣＯＬ構造を採用する半導
体素子２、４の夫々とＬＯＣ構造を採用する半導体素子
３とを混在する。半導体素子２（又は４）、半導体素子
３の夫々は、インナーリード７Ａの表面側、裏面側の夫
々に搭載されるので、相互にボンディング領域間を近接
でき若しくは相互にボンディング領域を重ね合せること
ができる。本実施例１の場合、ボンディング領域はボン
ディングワイヤ８に接続される、インナーリード７Ａか
ら外部端子１０までの領域と定義する。また、半導体素
子２、半導体素子３の夫々は相互にそれらの一部を相互
に近接でき若しくは重ね合せる（相互の単結晶珪素基板
を重ね合せる）ことができる。つまり、半導体素子２、
半導体素子３の夫々は、相互の離隔面積が廃止でき、い
ずれかの一方の占有面積の一部を兼用し、相互の中心位
置を近接できる。
【００２９】前記樹脂封止体９は前記インナーリード７
Ａ、それに搭載される半導体素子２、３及び４を気密封
止する。樹脂封止体９は例えばトランスファモールド法
で形成され、この材質に限定されないが、例えば、樹脂
封止体９はエポキシ系樹脂で形成される。
Ａ、それに搭載される半導体素子２、３及び４を気密封
止する。樹脂封止体９は例えばトランスファモールド法
で形成され、この材質に限定されないが、例えば、樹脂
封止体９はエポキシ系樹脂で形成される。
【００３０】このように、リード７のインナーリード７
Ａに搭載される、機能が異なる２種類の半導体素子２（
又は４）及び３を樹脂封止体９で封止するマルチチップ
型半導体装置１において、前記リード７のインナーリー
ド７Ａの表面上にはＣＯＬ構造で半導体素子２を搭載し
、裏面下にＣＯＬ構造と異なるＬＯＣ構造で半導体素子
２と機能が異なる半導体素子３を搭載する。この構成に
より、リード７のインナーリード７Ａの表面に搭載され
る半導体素子２、裏面に搭載される半導体素子３の夫々
を相互に近接若しくは重ね合せ、又は夫々のボンディン
グ領域を相互に近接若しくは重ね合せ、半導体素子２の
中心位置と半導体素子３の中心位置とを近接できるので
、この近接に相当する分、樹脂封止体９の占有面積を縮
小し、マルチチップ型半導体装置１の小型化を図れる。
Ａに搭載される、機能が異なる２種類の半導体素子２（
又は４）及び３を樹脂封止体９で封止するマルチチップ
型半導体装置１において、前記リード７のインナーリー
ド７Ａの表面上にはＣＯＬ構造で半導体素子２を搭載し
、裏面下にＣＯＬ構造と異なるＬＯＣ構造で半導体素子
２と機能が異なる半導体素子３を搭載する。この構成に
より、リード７のインナーリード７Ａの表面に搭載され
る半導体素子２、裏面に搭載される半導体素子３の夫々
を相互に近接若しくは重ね合せ、又は夫々のボンディン
グ領域を相互に近接若しくは重ね合せ、半導体素子２の
中心位置と半導体素子３の中心位置とを近接できるので
、この近接に相当する分、樹脂封止体９の占有面積を縮
小し、マルチチップ型半導体装置１の小型化を図れる。
【００３１】また、前記ＣＯＬ構造を採用し、インナー
リード７Ａの表面に半導体素子２を直接搭載したので、
若しくはＬＯＣ構造を採用し、インナーリード７Ａの裏
面に半導体素子３を直接搭載したので、インナーリード
７Ａと半導体素子２若しくは３との間の配線基板（例え
ばＰＣＢ基板）を廃止できる。この配線基板の廃止は、
半導体素子２若しくは３の外部端子１０とインナーリー
ド７Ａとの間の信号伝達経路において、ボンディング領
域を１個所にできるので、ボンディング領域を削減し、
この削減に相当する分、マルチチップ型半導体装置１の
小型化を図れる。
リード７Ａの表面に半導体素子２を直接搭載したので、
若しくはＬＯＣ構造を採用し、インナーリード７Ａの裏
面に半導体素子３を直接搭載したので、インナーリード
７Ａと半導体素子２若しくは３との間の配線基板（例え
ばＰＣＢ基板）を廃止できる。この配線基板の廃止は、
半導体素子２若しくは３の外部端子１０とインナーリー
ド７Ａとの間の信号伝達経路において、ボンディング領
域を１個所にできるので、ボンディング領域を削減し、
この削減に相当する分、マルチチップ型半導体装置１の
小型化を図れる。
【００３２】また、前記配線基板の廃止は、配線基板に
含まれる水分を廃止でき、若しくは配線基板とインナー
リード７Ａ、樹脂封止体９の夫々との熱膨張係数差に基
づく剥がれを廃止できるので、トランスファモールド法
で樹脂封止体９を形成する場合、ボイドの発生やクラッ
クの発生を低減し、マルチチップ型半導体装置１の製造
上の歩留りを向上できる。
含まれる水分を廃止でき、若しくは配線基板とインナー
リード７Ａ、樹脂封止体９の夫々との熱膨張係数差に基
づく剥がれを廃止できるので、トランスファモールド法
で樹脂封止体９を形成する場合、ボイドの発生やクラッ
クの発生を低減し、マルチチップ型半導体装置１の製造
上の歩留りを向上できる。
【００３３】また、前記ＣＯＬ構造若しくはＬＯＣ構造
を採用し、リード７のインナーリード７Ａの表面に半導
体素子２若しくは裏面に半導体素子３を搭載したので、
１種類（１つのサイズ）のリード７に複数種類のサイズ
の半導体素子２若しくは３を搭載でき、マルチチップ型
半導体装置１のリード７を標準化し、ＡＳＩＣ態様がで
きる。
を採用し、リード７のインナーリード７Ａの表面に半導
体素子２若しくは裏面に半導体素子３を搭載したので、
１種類（１つのサイズ）のリード７に複数種類のサイズ
の半導体素子２若しくは３を搭載でき、マルチチップ型
半導体装置１のリード７を標準化し、ＡＳＩＣ態様がで
きる。
【００３４】（実 施 例 ２）本実施例２は、マルチ
チップ型半導体装置にＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａ
ｔｅｄ Ｂｏｎｄｉｎｇ）構造を組込んだ、本発明の第
２実施例である。
チップ型半導体装置にＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａ
ｔｅｄ Ｂｏｎｄｉｎｇ）構造を組込んだ、本発明の第
２実施例である。
【００３５】本発明の実施例２であるマルチチップ型半
導体装置の構成を図３（断面図）で示す。
導体装置の構成を図３（断面図）で示す。
【００３６】図３に示すように、本実施例２のマルチチ
ップ型半導体装置１は、リード７のインナーリード７Ａ
にＬＯＣ構造で搭載される半導体素子３及びＴＡＢ構造
で搭載される半導体素子２を有する。半導体素子２の外
部端子１０は突起電極（バンプ電極）１１を介在してイ
ンナーリード７Ａに電気的及び機械的に接続される。突
起電極１１は例えばＡｕ若しくはそれを主体とする複合
層金属で形成される。
ップ型半導体装置１は、リード７のインナーリード７Ａ
にＬＯＣ構造で搭載される半導体素子３及びＴＡＢ構造
で搭載される半導体素子２を有する。半導体素子２の外
部端子１０は突起電極（バンプ電極）１１を介在してイ
ンナーリード７Ａに電気的及び機械的に接続される。突
起電極１１は例えばＡｕ若しくはそれを主体とする複合
層金属で形成される。
【００３７】図３においては示していないが、マルチチ
ップ型半導体装置１は他にＣＯＬ構造の半導体素子４を
インナーリード７Ａに搭載する。
ップ型半導体装置１は他にＣＯＬ構造の半導体素子４を
インナーリード７Ａに搭載する。
【００３８】このように構成されるマルチチップ型半導
体装置１は、前記実施例１と実質的に同様の効果を奏す
ることができる。
体装置１は、前記実施例１と実質的に同様の効果を奏す
ることができる。
【００３９】（実 施 例 ３）本実施例３は、マルチ
チップ型半導体装置に放熱機能、ノイズ低減機能の夫々
を付加した、本発明の第３実施例である。
チップ型半導体装置に放熱機能、ノイズ低減機能の夫々
を付加した、本発明の第３実施例である。
【００４０】本発明の実施例３であるマルチチップ型半
導体装置の構成を図４（断面図）で示す。
導体装置の構成を図４（断面図）で示す。
【００４１】図４に示すように、本実施例３のマルチチ
ップ型半導体装置１は放熱板（又は電源板）７Ｅ、絶縁
体７Ｄ、リード７Ｃの夫々を順次積層した３層構造のリ
ード７で構成される。半導体素子２、３の夫々はリード
７のリード７Ｃ上に絶縁体１２を介在して搭載され、半
導体素子２、３の夫々の外部端子１０はボンディングワ
イヤ８を介在してリード７Ｃのインナーリードに接続さ
れる。
ップ型半導体装置１は放熱板（又は電源板）７Ｅ、絶縁
体７Ｄ、リード７Ｃの夫々を順次積層した３層構造のリ
ード７で構成される。半導体素子２、３の夫々はリード
７のリード７Ｃ上に絶縁体１２を介在して搭載され、半
導体素子２、３の夫々の外部端子１０はボンディングワ
イヤ８を介在してリード７Ｃのインナーリードに接続さ
れる。
【００４２】放熱板７Ｅは半導体素子２、３の夫々に搭
載される回路の動作で発生する熱を外部に放出できる放
熱経路を構成する。また、放熱板７Ｅは、例えば接地電
位が印加されると、絶縁体７Ｄを誘電体膜及びリード７
Ｃを他の電極とする容量素子の一方の電極を構成し、リ
ード７Ｃに伝達される信号のノイズを低減できる。また
、この放熱板７Ｅは樹脂封止体９の外部に一部を突出し
、この放熱板７Ｅの一部は接地電源用アウターリードと
して使用できるので、マルチチップ型半導体装置１は多
ピン化を図れる。
載される回路の動作で発生する熱を外部に放出できる放
熱経路を構成する。また、放熱板７Ｅは、例えば接地電
位が印加されると、絶縁体７Ｄを誘電体膜及びリード７
Ｃを他の電極とする容量素子の一方の電極を構成し、リ
ード７Ｃに伝達される信号のノイズを低減できる。また
、この放熱板７Ｅは樹脂封止体９の外部に一部を突出し
、この放熱板７Ｅの一部は接地電源用アウターリードと
して使用できるので、マルチチップ型半導体装置１は多
ピン化を図れる。
【００４３】以上、本発明者によってなされた発明を前
記実施例に基づき具体的に説明したが、本発明は、前記
実施例に限定されるものではなく、その要旨を逸脱しな
い範囲において種々変更し得ることは勿論である。
記実施例に基づき具体的に説明したが、本発明は、前記
実施例に限定されるものではなく、その要旨を逸脱しな
い範囲において種々変更し得ることは勿論である。
【００４４】例えば、本発明は、マルチチップ型半導体
装置の封止体をセラミックで形成してもよい。
装置の封止体をセラミックで形成してもよい。
【００４５】また、本発明は、前記マルチチップ型半導
体装置に、抵抗素子、容量素子、ダイオード素子、高耐
圧素子等の半導体素子のいずれか１つ若しくは複数個を
組込んでもよい。
体装置に、抵抗素子、容量素子、ダイオード素子、高耐
圧素子等の半導体素子のいずれか１つ若しくは複数個を
組込んでもよい。
【００４６】また、本発明は、リードのインナーリード
の上側、下側の夫々にほぼ同一位置において、同一機能
例えばＤＲＡＭを内蔵した半導体素子を複数個搭載し、
マルチチップ型半導体装置を構成してもよい。この場合
、インナーリードの上側、下側の夫々に搭載される半導
体素子のＤＲＡＭは相互に回路パターンを反転する等の
技術手段が必要となる。
の上側、下側の夫々にほぼ同一位置において、同一機能
例えばＤＲＡＭを内蔵した半導体素子を複数個搭載し、
マルチチップ型半導体装置を構成してもよい。この場合
、インナーリードの上側、下側の夫々に搭載される半導
体素子のＤＲＡＭは相互に回路パターンを反転する等の
技術手段が必要となる。
【００４７】
【発明の効果】本願において開示される発明のうち、代
表的なものの効果を簡単に説明すれば、下記のとおりで
ある。
表的なものの効果を簡単に説明すれば、下記のとおりで
ある。
【００４８】マルチチップ型半導体装置において、封止
体の占有面積を縮小し、小型化を図れる。
体の占有面積を縮小し、小型化を図れる。
【００４９】マルチチップ型半導体装置において、製造
上の歩留りを向上できる。
上の歩留りを向上できる。
【００５０】マルチチップ型半導体装置において、リー
ドの標準化を図れる。
ドの標準化を図れる。
【図１】本発明の実施例１であるマルチチップ型半導体
装置の構成を示す断面図。
装置の構成を示す断面図。
【図２】前記マルチチップ型半導体装置の封止体の一部
を除去した状態の平面図。
を除去した状態の平面図。
【図３】本発明の実施例２であるマルチチップ型半導体
装置の構成を示す断面図。
装置の構成を示す断面図。
【図４】本発明の実施例３であるマルチチップ型半導体
装置の構成を示す断面図。
装置の構成を示す断面図。
１…マルチチップ型半導体装置
２，３，４…半導体素子
７…リード
７Ａ…インナーリード
８…ボンディングワイヤ
９…樹脂封止体
Claims (2)
- 【請求項１】 リードのインナーリードに搭載される
、機能が異なる２種類の半導体素子を封止体で封止する
マルチチップ型半導体装置において、前記リードのイン
ナーリードの第１主面にＬＯＣ構造又はＣＯＬ構造で第
１半導体素子を搭載し、前記リードのインナーリードの
第１主面と対向する第２主面に、前記ＬＯＣ構造又はＣ
ＯＬ構造と異なる搭載構造で、前記第１半導体素子と機
能が異なる第２半導体素子を搭載したことを特徴とする
マルチチップ型半導体装置。 - 【請求項２】 前記第２半導体素子はＣＯＬ構造又は
ＬＯＣ構造でリードのインナーリードの第２主面に搭載
されることを特徴とする請求項１に記載のマルチチップ
型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001641A JPH04252061A (ja) | 1991-01-10 | 1991-01-10 | マルチチップ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001641A JPH04252061A (ja) | 1991-01-10 | 1991-01-10 | マルチチップ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04252061A true JPH04252061A (ja) | 1992-09-08 |
Family
ID=11507154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3001641A Pending JPH04252061A (ja) | 1991-01-10 | 1991-01-10 | マルチチップ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04252061A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100216065B1 (ko) * | 1996-10-05 | 1999-08-16 | 윤종용 | 멀티 리드 온 칩 패키지 |
-
1991
- 1991-01-10 JP JP3001641A patent/JPH04252061A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100216065B1 (ko) * | 1996-10-05 | 1999-08-16 | 윤종용 | 멀티 리드 온 칩 패키지 |
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