JPH04252035A - Field-effect transistor - Google Patents
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は電界効果トランジスタに
関し、特にくし形のゲート電極を備えた電界効果トラン
ジスタに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to field effect transistors, and more particularly to field effect transistors with comb-shaped gate electrodes.
【０００２】0002
【従来の技術】図２０は従来のくし形ゲート電極を備え
た電界効果トランジスタ（以下、くし形ＦＥＴという。
）の表面のパターンを示し、また、図２１は図２０にお
けるＡ−Ａ線断面図である。20 shows a surface pattern of a conventional field effect transistor (hereinafter referred to as a comb FET) having a comb-shaped gate electrode, and FIG. 21 is a cross-sectional view taken along the line A--A in FIG. 20. It is.
【０００３】これらの図から明らかなようにソース電極
（Ｓ）及びドレイン電極（Ｄ）がゲート電極（Ｇ）を挟
んで交互に配置されている。As is clear from these figures, source electrodes (S) and drain electrodes (D) are alternately arranged with a gate electrode (G) in between.
【０００４】ところで、この種のくし形ＦＥＴには、一
般的にソース抵抗が小であること、及び、ドレイン耐圧
が大であることが要求される。By the way, this type of comb FET is generally required to have a low source resistance and a high drain breakdown voltage.
【０００５】この要求を満足するものとして図２２に示
す如く、リセスを形成し、このリセスのソース電極寄り
にゲート電極を形成する構造（非対称リセス構造）が提
案されている。この種の技術は、例えば、信学技報
ＥＤ８４−５８に詳しい。In order to satisfy this requirement, a structure (asymmetric recess structure) has been proposed in which a recess is formed and a gate electrode is formed near the source electrode of this recess, as shown in FIG. This type of technology, for example,
I am familiar with ED84-58.
【０００６】[0006]
【発明が解決しようとする課題】上述の非対称リセス構
造では、リセスをエッチングにより形成する必要があり
、このエッチングは非常に高い精度を要求される。すな
わち、非対称リセス構造を実現するには、電子ビーム露
光装置等の高い位置合わせ精度を有する装置が必要とな
る。In the above-mentioned asymmetric recess structure, it is necessary to form the recess by etching, and this etching requires extremely high precision. That is, in order to realize an asymmetric recess structure, a device having high positioning accuracy, such as an electron beam exposure device, is required.
【０００７】しかしながら、電子ビーム露光装置等の装
置は非常に高価であり、しかも、このような装置を用い
て、くし形ＦＥＴを作成したのでは量産性が上がらない
という問題がある。However, equipment such as electron beam exposure equipment is very expensive, and there is a problem in that mass productivity cannot be improved if comb-shaped FETs are manufactured using such equipment.
【０００８】本発明は上記問題に鑑みて為されたもので
あり、高精度のリセスを備えることなく、ソース抵抗が
小さく、ドレイン耐圧が大きい電界効果トランジスタを
提供しようとするものである。The present invention has been made in view of the above problems, and it is an object of the present invention to provide a field effect transistor having a low source resistance and a high drain breakdown voltage without having a highly accurate recess.
【０００９】[0009]
【課題を解決するための手段】本発明は、半絶縁性基板
と、この半絶縁性基板に形成されたコンタクト層と、前
記半絶縁性基板の前記コンタクト層の両側に形成された
前記コンタクト層よりも不純物濃度が低い動作層と、前
記コンタクト層上に形成されたソース電極と、夫々の前
記動作層上に形成されたゲート電極及びドレイン電極と
、を備えてなることを特徴とする電界効果トランジスタ
である。Means for Solving the Problems The present invention provides a semi-insulating substrate, a contact layer formed on the semi-insulating substrate, and a contact layer formed on both sides of the contact layer of the semi-insulating substrate. , a source electrode formed on the contact layer, and a gate electrode and a drain electrode formed on each of the active layers. It is a transistor.
【００１０】0010
【作用】本発明によれば、ソース電極は不純物濃度が高
いコンタクト層上に形成されるので、ソース抵抗が小さ
くなる。また、ドレイン電極は不純物濃度が低い動作層
上に形成されるので、ドレイン耐圧が高くなる。According to the present invention, the source electrode is formed on the contact layer with high impurity concentration, so that the source resistance is reduced. Furthermore, since the drain electrode is formed on the active layer with a low impurity concentration, the drain breakdown voltage is increased.
【００１１】[0011]
【実施例】本発明の第１の実施例を図１〜図７に基づい
て説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention will be described with reference to FIGS. 1 to 7.
【００１２】ＧａＡｓ半絶縁性基板（１）の主表面にフ
ォトレジスト（例えば、東京応化社製の ＯＥＢＲ１０
００Ｍ）（２）を形成し、フォトエングレ−ビング工程
により、所望の部位に開孔（３）を形成する。続いて、
主表面全面からフォトレジスト（２）をマスクとしてイ
オン注入を行い、ｎ型動作層（４）を形成する（図１）
。注入条件は、注入イオン２９Ｓｉ＋ 、加速エネルギ
ー８０ｋｅＶ、ド−ズ量３×１０１２ｃｍ２ とした。A photoresist (for example, OEBR10 manufactured by Tokyo Ohka Co., Ltd.) is applied to the main surface of the GaAs semi-insulating substrate (1).
00M) (2) is formed, and apertures (3) are formed at desired locations by a photoengraving process. continue,
Ion implantation is performed from the entire main surface using the photoresist (2) as a mask to form an n-type operating layer (4) (Figure 1)
. The implantation conditions were implantation ions of 29 Si+, acceleration energy of 80 keV, and dose of 3×10 12 cm 2 .
【００１３】フォトレジスト（２）を除去した後、主表
面全面に窒化シリコン（ＳｉＮ）膜（５）を３０００Å
形成する（図２）。After removing the photoresist (2), a silicon nitride (SiN) film (5) with a thickness of 3000 Å is applied over the entire main surface.
form (Figure 2).
【００１４】再びＧａＡｓ半絶縁性基板（１）の主表面
にフォトレジスト（６）を形成し、フォトエングレ−ビ
ング工程により、所望の部位に開孔（７）を形成する。
続いて、フォトレジスト（６）をマスクとしてＳｉＮ膜
（５）をサイドエッチング部（８）が所望の寸法になる
までエッチングする。主表面全面からフォトレジスト（
６）及びＳｉＮ膜（５）をマスクとしてイオン注入を行
い、ｎ＋型コンタクト層（９）を形成する（図３）。
注入条件は、注入イオン２９Ｓｉ＋、加速エネルギー１
５０ｋｅＶ、ド−ズ量３×１０１３ｃｍ２とした。A photoresist (6) is again formed on the main surface of the GaAs semi-insulating substrate (1), and holes (7) are formed at desired locations by a photoengraving process. Subsequently, the SiN film (5) is etched using the photoresist (6) as a mask until the side etched portion (8) has a desired dimension. Photoresist (
6) and the SiN film (5) as a mask, ion implantation is performed to form an n+ type contact layer (9) (FIG. 3). The implantation conditions were: implanted ions 29Si+, acceleration energy 1
The voltage was 50 keV and the dose was 3×10 13 cm 2 .
【００１５】ＥＣＲＣＶＤ法によりＳｉＮ膜（１０）を
全面に１０００Å形成する（図４）。A SiN film (10) with a thickness of 1000 Å is formed on the entire surface by the ECRCVD method (FIG. 4).
【００１６】次に、フォトレジスト（６）を除去するこ
とにより、該フォトレジスト（６）上のＳｉＮ膜（１０
）を除去する。その後、ｎ型動作層（４）及びｎ＋型コ
ンタクト層（９）の熱処理を行い、イオン注入した不純
物を活性化させる（図５）。熱処理条件は、Ａｓ加圧状
態下において、８００℃、２０分とした。Next, by removing the photoresist (6), the SiN film (10) on the photoresist (6) is removed.
) to remove. Thereafter, the n-type active layer (4) and the n+-type contact layer (9) are heat-treated to activate the ion-implanted impurities (FIG. 5). The heat treatment conditions were 800° C. for 20 minutes under As pressurization.
【００１７】次に、周知のリフトオフ法を用いて、Ａｕ
＋Ｇｅ／Ｎｉからなるソース電極（１１）及びドレイン
電極（１２）を形成し、水素雰囲気中で４５０℃、１５
０秒の熱処理を施す（図６）。尚、ソース電極（１１）
はｎ＋型コンタクト層（９）上に、また、ドレイン電極
（１２）はｎ型動作層（４）上に形成されている。また
、ＳｉＮ膜（５）の窓開けはバレル型プラズマエッチン
グを用いて行った。Next, using the well-known lift-off method, Au
A source electrode (11) and a drain electrode (12) made of +Ge/Ni were formed and heated at 450°C for 15 minutes in a hydrogen atmosphere.
Heat treatment is performed for 0 seconds (Figure 6). In addition, the source electrode (11)
is formed on the n+ type contact layer (9), and the drain electrode (12) is formed on the n type operating layer (4). Furthermore, opening of the SiN film (5) was performed using barrel plasma etching.
【００１８】さらに、周知のリフトオフ法を用いて、Ｔ
ｉ／Ｐｔ／Ａｕからなるゲート電極（１３）をソース電
極（１１）及びドレイン電極（１２）間のｎ型動作層（
４）上に夫々に形成する（図７）。Furthermore, using the well-known lift-off method, T
A gate electrode (13) made of i/Pt/Au is connected to an n-type active layer (
4) Form each on the top (FIG. 7).
【００１９】その後、図示はしないが、配線を施すこと
により第１の実施例のくし形ＦＥＴが完成する。Thereafter, although not shown, wiring is provided to complete the comb-shaped FET of the first embodiment.
【００２０】本発明の第２の実施例を図８〜図１１に基
づいて説明する。上述の第１の実施例の図４に示した工
程に続いて、ＥＣＲＣＶＤ法によりＳｉＮ膜（１０）を
全面に１０００Å形成し、フォトレジスト（６）を除去
することにより、該フォトレジスト（６）上のＳｉＮ膜
（１０）を除去する（図８）。A second embodiment of the present invention will be explained based on FIGS. 8 to 11. Following the step shown in FIG. 4 of the first embodiment described above, a SiN film (10) of 1000 Å is formed on the entire surface by ECRCVD, and the photoresist (6) is removed. The upper SiN film (10) is removed (FIG. 8).
【００２１】スパッタ法により、Ｗ、ＷＳｉ、ＷＳｉＮ
等の耐熱性金属（１４）を全面に形成し、その後、ｎ型
動作層（４）及びｎ＋型コンタクト層（９）の熱処理を
行い、イオン注入した不純物を活性化させる（図９）。
熱処理条件は、窒素雰囲気中で、８５０℃、５秒とした
。[0021] By sputtering, W, WSi, WSiN
A heat-resistant metal (14) such as the like is formed on the entire surface, and then the n-type operating layer (4) and the n+-type contact layer (9) are heat-treated to activate the ion-implanted impurities (FIG. 9). The heat treatment conditions were 850° C. for 5 seconds in a nitrogen atmosphere.
【００２２】次に、主表面にフォトレジスト（図示省略
）を形成し、フォトエングレ−ビング工程により少なく
ともＳｉＮ膜（５）とＳｉＮ膜（１０）間を除く所望の
部位に開孔を形成し、残存するフォトレジストをマスク
として耐熱性金属（１４）をエッチングすることでＳｉ
Ｎ膜（５）とＳｉＮ膜（１０）間のｎ型動作層（４）上
にゲート電極（１５）を形成する（図１０）。Next, a photoresist (not shown) is formed on the main surface, and apertures are formed in desired areas except at least between the SiN film (5) and the SiN film (10) by a photoengraving process. By etching the heat-resistant metal (14) using the remaining photoresist as a mask, the Si
A gate electrode (15) is formed on the n-type operating layer (4) between the N film (5) and the SiN film (10) (FIG. 10).
【００２３】周知のリフトオフ法を用いて、Ａｕ＋Ｇｅ
／Ｎｉからなるソース電極（１１）及びドレイン電極（
１２）を形成し、水素雰囲気中で４５０℃、１５０秒の
熱処理を施す（図１１）。尚、ソース電極（１１）はｎ
＋型コンタクト層（９）上に形成され、ドレイン電極（
１２）はｎ型動作層（４）上に形成される。また、Ｓｉ
Ｎ膜（５）の窓開けはバレル型プラズマエッチングを用
いて行った。[0023] Using the well-known lift-off method, Au+Ge
/Ni source electrode (11) and drain electrode (
12) and heat-treated at 450° C. for 150 seconds in a hydrogen atmosphere (FIG. 11). Note that the source electrode (11) is n
It is formed on the + type contact layer (9) and the drain electrode (
12) is formed on the n-type active layer (4). Also, Si
The windows in the N film (5) were opened using barrel plasma etching.
【００２４】その後、図示はしないが、配線を施すこと
により第２の実施例のくし形ＦＥＴが完成する。Thereafter, although not shown, wiring is provided to complete the comb-type FET of the second embodiment.
【００２５】本発明の第３の実施例を図１２〜図１９に
基づいて説明する。ＧａＡｓ半絶縁性基板（１）の主表
面にフォトレジスト（例えば、東京応化社製の ＯＥＢ
Ｒ１０００Ｍ）（２）を形成し、フォトエングレ−ビン
グ工程により所望の部位に開孔（３）を形成する。続い
て、主表面全面からフォトレジスト（２）をマスクとし
てイオン注入を行い、ｎ型動作層（４）を形成する（図
１２）。注入条件は、注入イオン２９Ｓｉ＋ 、加速エ
ネルギー８０ｋｅＶ、ド−ズ量３×１０１２ｃｍ２ と
した。A third embodiment of the present invention will be explained based on FIGS. 12 to 19. A photoresist (for example, OEB manufactured by Tokyo Ohka Co., Ltd.) is applied to the main surface of the GaAs semi-insulating substrate (1).
R1000M) (2) is formed, and apertures (3) are formed at desired locations by a photoengraving process. Subsequently, ions are implanted from the entire main surface using the photoresist (2) as a mask to form an n-type operating layer (4) (FIG. 12). The implantation conditions were implantation ions of 29 Si+, acceleration energy of 80 keV, and dose of 3×10 12 cm 2 .
【００２６】フォトレジスト（２）を除去した後、主表
面全面に酸化シリコン（ＳｉＯ）膜（１６）を３０００
Å形成する（図１３）。After removing the photoresist (2), a silicon oxide (SiO) film (16) with a thickness of 3,000 yen is applied to the entire main surface.
Å is formed (Fig. 13).
【００２７】再びＧａＡｓ半絶縁性基板（１）の主表面
にフォトレジスト（６）を形成し、フォトエングレ−ビ
ング工程により所望の部位に開孔（７）を形成する。続
いて、フォトレジスト（６）をマスクとしてＳｉＯ膜（
１６）をサイドエッチング部（８）が所望の寸法になる
までエッチングする。主表面全面からフォトレジスト（
６）及びＳｉＯ膜（１６）をマスクとしてイオン注入を
行い、ｎ＋型コンタクト層（９）を形成する（図１４）
。注入条件は、注入イオン２９Ｓｉ＋、加速エネルギー
１５０ｋｅＶ、ド−ズ量３×１０１３ｃｍ２とした。A photoresist (6) is again formed on the main surface of the GaAs semi-insulating substrate (1), and holes (7) are formed at desired locations by a photoengraving process. Next, using the photoresist (6) as a mask, the SiO film (
16) is etched until the side etched portion (8) has the desired dimensions. Photoresist (
6) and perform ion implantation using the SiO film (16) as a mask to form an n+ type contact layer (9) (FIG. 14)
. The implantation conditions were implantation ions of 29 Si+, acceleration energy of 150 keV, and dose of 3×10 13 cm 2 .
【００２８】ＥＣＲＣＶＤ法によりＳｉＯ膜（１７）を
全面に１０００Å形成する（図１５）。A SiO film (17) with a thickness of 1000 Å is formed over the entire surface by the ECRCVD method (FIG. 15).
【００２９】次に、フォトレジスト（６）を除去するこ
とにより、該フォトレジスト（６）上のＳｉＯ膜（１７
）を除去する（図１６）。Next, by removing the photoresist (6), the SiO film (17) on the photoresist (6) is removed.
) (Figure 16).
【００３０】ＥＣＲＣＶＤ法によりＳｉＮ膜（１８）を
全面に１０００Å形成し、その後、ｎ型動作層（４）及
びｎ＋型コンタクト層（９）の熱処理を行い、イオン注
入した不純物を活性化させる（図１７）。熱処理条件は
、窒素雰囲気中で、８５０℃、５秒とした。A SiN film (18) with a thickness of 1000 Å is formed on the entire surface by ECRCVD, and then the n-type active layer (4) and the n+-type contact layer (9) are heat-treated to activate the ion-implanted impurities (see Fig. 17). The heat treatment conditions were 850° C. for 5 seconds in a nitrogen atmosphere.
【００３１】次に、周知のリフトオフ法を用いて、Ａｕ
＋Ｇｅ／Ｎｉからなるソース電極（１１）及びドレイン
電極（１２）を形成し、水素雰囲気中で４５０℃、１５
０秒の熱処理を施す（図１８）。尚、ソース電極（１１
）はｎ＋型コンタクト層（９）上に形成され、ドレイン
電極（１２）はｎ型動作層（４）上に形成される。また
、ＳｉＯ膜（１７）及びＳｉＮ膜（１８）の窓開けはバ
レル型プラズマエッチングとＲＩＢＥを併用して用いて
行った。Next, using the well-known lift-off method, Au
A source electrode (11) and a drain electrode (12) made of +Ge/Ni were formed and heated at 450°C for 15 minutes in a hydrogen atmosphere.
Heat treatment is performed for 0 seconds (FIG. 18). In addition, the source electrode (11
) are formed on the n+ type contact layer (9), and the drain electrode (12) is formed on the n type active layer (4). In addition, the windows in the SiO film (17) and the SiN film (18) were opened using a combination of barrel plasma etching and RIBE.
【００３２】さらに、周知のリフトオフ法を用いて、Ｔ
ｉ／Ｐｔ／Ａｕからなるゲート電極（１３）をソース電
極（１１）及びドレイン電極（１２）間のｎ型動作層（
４）上に夫々に形成する（図１９）。尚、ＳｉＮ膜（１
８）の窓開けはバレル型プラズマエッチングを用いて行
った（このエッチング法におけるＳｉＯ膜とＳｉＮ膜の
選択比は５：１と大きいためにＳｉＯ膜で覆われた部分
が窓開けされることはない。）。Furthermore, using the well-known lift-off method, T
A gate electrode (13) made of i/Pt/Au is connected to an n-type active layer (
4) Form each on the top (FIG. 19). In addition, the SiN film (1
The opening of the window in 8) was performed using barrel plasma etching (the selectivity ratio between the SiO film and the SiN film in this etching method is as large as 5:1, so it was difficult to open the window in the area covered with the SiO film). do not have.).
【００３３】その後、図示はしないが、配線を施すこと
により第３の実施例のくし形ＦＥＴが完成する。Thereafter, although not shown, wiring is provided to complete the comb-type FET of the third embodiment.
【００３４】[0034]
【発明の効果】本発明は以上の説明から明らかなように
、高精度のリセスを形成することなく、ソース抵抗を小
さく、ドレイン耐圧を大きくすることができるので、高
価な電子ビーム露光装置等の装置は不要となり、しかも
、これにより量産性を向上させることができる。Effects of the Invention As is clear from the above description, the present invention can reduce the source resistance and increase the drain breakdown voltage without forming a high-precision recess. No equipment is required, and mass productivity can be improved.
【図１】本発明の第１の実施例の工程断面図である。FIG. 1 is a process sectional view of a first embodiment of the present invention.
【図２】本発明の第１の実施例の工程断面図である。FIG. 2 is a process sectional view of the first embodiment of the present invention.
【図３】本発明の第１の実施例の工程断面図である。FIG. 3 is a process sectional view of the first embodiment of the present invention.
【図４】本発明の第１の実施例の工程断面図である。FIG. 4 is a process sectional view of the first embodiment of the present invention.
【図５】本発明の第１の実施例の工程断面図である。FIG. 5 is a process sectional view of the first embodiment of the present invention.
【図６】本発明の第１の実施例の工程断面図である。FIG. 6 is a process sectional view of the first embodiment of the present invention.
【図７】本発明の第１の実施例の工程断面図である。FIG. 7 is a process sectional view of the first embodiment of the present invention.
【図８】本発明の第２の実施例の工程断面図である。FIG. 8 is a process sectional view of a second embodiment of the present invention.
【図９】本発明の第２の実施例の工程断面図である。FIG. 9 is a process sectional view of a second embodiment of the present invention.
【図１０】本発明の第２の実施例の工程断面図である。FIG. 10 is a process sectional view of a second embodiment of the present invention.
【図１１】本発明の第２の実施例の工程断面図である。FIG. 11 is a process sectional view of a second embodiment of the present invention.
【図１２】本発明の第３の実施例の工程断面図である。FIG. 12 is a process sectional view of a third embodiment of the present invention.
【図１３】本発明の第３の実施例の工程断面図である。FIG. 13 is a process sectional view of a third embodiment of the present invention.
【図１４】本発明の第３の実施例の工程断面図である。FIG. 14 is a process sectional view of a third embodiment of the present invention.
【図１５】本発明の第３の実施例の工程断面図である。FIG. 15 is a process sectional view of a third embodiment of the present invention.
【図１６】本発明の第３の実施例の工程断面図である。FIG. 16 is a process sectional view of a third embodiment of the present invention.
【図１７】本発明の第３の実施例の工程断面図である。FIG. 17 is a process sectional view of a third embodiment of the present invention.
【図１８】本発明の第３の実施例の工程断面図である。FIG. 18 is a process sectional view of a third embodiment of the present invention.
【図１９】本発明の第３の実施例の工程断面図である。FIG. 19 is a process sectional view of a third embodiment of the present invention.
【図２０】従来のくし形ＦＥＴの上面図である。FIG. 20 is a top view of a conventional comb-type FET.
【図２１】従来のくし形ＦＥＴの断面図である。FIG. 21 is a cross-sectional view of a conventional comb-type FET.
【図２２】従来のくし形ＦＥＴの断面図である。FIG. 22 is a cross-sectional view of a conventional comb-type FET.
（１） ＧａＡｓ半絶縁性基板
（２） フォトレジスト
（３） 開孔
（４） ｎ型動作層
（５） 窒化シリコン（ＳｉＮ）膜
（６） フォトレジスト
（７） 開孔
（８） サイドエッチング部
（９） ｎ＋型コンタクト層
（１０） ＳｉＮ膜
（１１） ソース電極
（１２） ドレイン電極
（１３） ゲート電極
（１４） 耐熱性金属
（１５） ゲート電極
（１６） 酸化シリコン（ＳｉＯ）膜（１７） Ｓ
ｉＯ膜
（１８） ＳｉＮ膜(1) GaAs semi-insulating substrate (2) Photoresist (3) Opening (4) N-type active layer (5) Silicon nitride (SiN) film (6) Photoresist (7) Opening (8) Side etching part (9) N+ type contact layer (10) SiN film (11) Source electrode (12) Drain electrode (13) Gate electrode (14) Heat-resistant metal (15) Gate electrode (16) Silicon oxide (SiO) film (17) S
iO film (18) SiN film
Claims (1)
形成されたコンタクト層と、前記半絶縁性基板の前記コ
ンタクト層の両側に形成された前記コンタクト層よりも
不純物濃度が低い動作層と、前記コンタクト層上に形成
されたソース電極と、夫々の前記動作層上に形成された
ゲート電極及びドレイン電極と、を備えてなることを特
徴とする電界効果トランジスタ。1. A semi-insulating substrate, a contact layer formed on the semi-insulating substrate, and an active layer having a lower impurity concentration than the contact layer formed on both sides of the contact layer of the semi-insulating substrate. A field effect transistor comprising: a source electrode formed on the contact layer; and a gate electrode and a drain electrode formed on each of the active layers.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP858491A JPH04252035A (en) | 1991-01-28 | 1991-01-28 | Field-effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP858491A JPH04252035A (en) | 1991-01-28 | 1991-01-28 | Field-effect transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04252035A true JPH04252035A (en) | 1992-09-08 |
Family
ID=11697057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP858491A Pending JPH04252035A (en) | 1991-01-28 | 1991-01-28 | Field-effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04252035A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015103549A (en) * | 2013-11-21 | 2015-06-04 | 日亜化学工業株式会社 | Field-effect transistor |
-
1991
- 1991-01-28 JP JP858491A patent/JPH04252035A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015103549A (en) * | 2013-11-21 | 2015-06-04 | 日亜化学工業株式会社 | Field-effect transistor |
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