JPH04244730A - スイッチング式直流安定化電源 - Google Patents
スイッチング式直流安定化電源Info
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- JPH04244730A JPH04244730A JP9465891A JP9465891A JPH04244730A JP H04244730 A JPH04244730 A JP H04244730A JP 9465891 A JP9465891 A JP 9465891A JP 9465891 A JP9465891 A JP 9465891A JP H04244730 A JPH04244730 A JP H04244730A
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- Japan
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- circuit
- power supply
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- 238000004804 winding Methods 0.000 claims description 11
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- 101150105073 SCR1 gene Proteins 0.000 description 4
- 101100134054 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) NTG1 gene Proteins 0.000 description 4
- 230000002265 prevention Effects 0.000 description 4
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Landscapes
- Control Of Electrical Variables (AREA)
- Dc-Dc Converters (AREA)
- Emergency Protection Circuit Devices (AREA)
- Control Of Voltage And Current In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はスイッチング式直流安定
化電源に関するものである。
化電源に関するものである。
【０００２】
【従来の技術】図１及び図２はこの種の従来回路図及び
その各部動作波形図で、図１において、Ｖｉｎは交流入
力（電圧）、Ｄ１は整流用ブリッジでこれにより直流電
源Ｅを形成する。Ｒ１及びＳＣＲは並列接続されてなる
抵抗及びサイリスタで、前記直流電源Ｅと入力用コンデ
ンサＣ１間に接続され、前記コンデンサＣ１の突入電流
を防止する。次にＴ１は出力トランスで、その１次巻線
ｎ１はスイッチ素子（トランジスタ）Ｑ１と直列接続さ
れてコンデンサＣ１の両端（直流出力端子）に接続され
る。ｎｓはトランスＴ１の補助巻線で、一端を前記１次
巻線ｎ１の一端子に接続され、他端をダイオードＤ２，
コンデンサＣ２及び抵抗Ｒ２を介して前記サイリスタＳ
ＣＲ１のゲートに接続されて、該サイリスタＳＣＲ１の
ゲート回路を形成している。ｎ２は２次（出力）巻線、
Ｄ３、Ｄ４は出力整流用ダイオード、Ｌ１，Ｃ３は出力
平滑回路を形成するチョークコイル及びコンデンサ、Ａ
は前記トランジスタＱ１のスイッチング制御回路で出力
電圧Ｅ０に応じてパルス幅制御されたパルス信号を該ト
ランジスタＱ１に印加する。
その各部動作波形図で、図１において、Ｖｉｎは交流入
力（電圧）、Ｄ１は整流用ブリッジでこれにより直流電
源Ｅを形成する。Ｒ１及びＳＣＲは並列接続されてなる
抵抗及びサイリスタで、前記直流電源Ｅと入力用コンデ
ンサＣ１間に接続され、前記コンデンサＣ１の突入電流
を防止する。次にＴ１は出力トランスで、その１次巻線
ｎ１はスイッチ素子（トランジスタ）Ｑ１と直列接続さ
れてコンデンサＣ１の両端（直流出力端子）に接続され
る。ｎｓはトランスＴ１の補助巻線で、一端を前記１次
巻線ｎ１の一端子に接続され、他端をダイオードＤ２，
コンデンサＣ２及び抵抗Ｒ２を介して前記サイリスタＳ
ＣＲ１のゲートに接続されて、該サイリスタＳＣＲ１の
ゲート回路を形成している。ｎ２は２次（出力）巻線、
Ｄ３、Ｄ４は出力整流用ダイオード、Ｌ１，Ｃ３は出力
平滑回路を形成するチョークコイル及びコンデンサ、Ａ
は前記トランジスタＱ１のスイッチング制御回路で出力
電圧Ｅ０に応じてパルス幅制御されたパルス信号を該ト
ランジスタＱ１に印加する。
【０００３】この回路の動作は交流入力Ｖｉｎ（図２−
ａ）が投入されると、整流用ダイオードＤ１を通して直
流電圧Ｅが発生し、コンデンサＣ１は抵抗Ｒ１により突
入電流を防止され、該抵抗Ｒ１により制限されながら充
電され、図２−ｂに示す如くその充電電圧が上昇する。 そして充電々圧が所定値に達すると、制御回路Ａを介し
てトランジスタＱ１がスイッチング動作を開始する。同
時に補助巻線ｎｓに発生する電圧によりダイオードＤ２
、抵抗Ｒ２を介してサイリスタＳＣＲ１にゲート信号が
送られ、これを導通（ＯＮ）せしめるため、該抵抗Ｒ１
両端は該サイリスタＳＣＲ１により短絡状態になる。 又２次巻線ｎ２側では整流ダイオードＤ３、Ｄ４、平滑
回路Ｌ１、Ｃ３を通して直流を給電する。なお、制御回
路Ａは出力電圧Ｅ０に応じてパルス信号をトランジスタ
Ｑ１に与えるため整流用ダイオード及び平滑回路を介し
て安定化直流Ｅ０を供給する。
ａ）が投入されると、整流用ダイオードＤ１を通して直
流電圧Ｅが発生し、コンデンサＣ１は抵抗Ｒ１により突
入電流を防止され、該抵抗Ｒ１により制限されながら充
電され、図２−ｂに示す如くその充電電圧が上昇する。 そして充電々圧が所定値に達すると、制御回路Ａを介し
てトランジスタＱ１がスイッチング動作を開始する。同
時に補助巻線ｎｓに発生する電圧によりダイオードＤ２
、抵抗Ｒ２を介してサイリスタＳＣＲ１にゲート信号が
送られ、これを導通（ＯＮ）せしめるため、該抵抗Ｒ１
両端は該サイリスタＳＣＲ１により短絡状態になる。 又２次巻線ｎ２側では整流ダイオードＤ３、Ｄ４、平滑
回路Ｌ１、Ｃ３を通して直流を給電する。なお、制御回
路Ａは出力電圧Ｅ０に応じてパルス信号をトランジスタ
Ｑ１に与えるため整流用ダイオード及び平滑回路を介し
て安定化直流Ｅ０を供給する。
【０００４】
【従来技術の問題点】上記の従来回路においては図２に
示す時間ｔ２において交流入力Ｖｉｎにが瞬断が生じる
とコンデンサＣ１は放電を開始する。そしてその電圧が
スイッチングレギュレータのもつ動作可能限界である電
圧まで低下し、時間ｔ３で復電すると、上記状態では補
助巻線ｎｓを通してサイリスタＳＣＲ１はゲート信号が
与えられて導通常状態にあるため、該復電によりコンデ
ンサＣ１は図２−Ｃに示す如く過大な電流が流れるため
に該コンデンサＣ１の劣化を来たし、寿命を短くする等
の問題がある。更に出力トランスＴ１に補助巻線ｎｓを
設けてサイリスタのゲート信号を給電するため、トラン
スＴ１の大型化を招く等の欠点がある。
示す時間ｔ２において交流入力Ｖｉｎにが瞬断が生じる
とコンデンサＣ１は放電を開始する。そしてその電圧が
スイッチングレギュレータのもつ動作可能限界である電
圧まで低下し、時間ｔ３で復電すると、上記状態では補
助巻線ｎｓを通してサイリスタＳＣＲ１はゲート信号が
与えられて導通常状態にあるため、該復電によりコンデ
ンサＣ１は図２−Ｃに示す如く過大な電流が流れるため
に該コンデンサＣ１の劣化を来たし、寿命を短くする等
の問題がある。更に出力トランスＴ１に補助巻線ｎｓを
設けてサイリスタのゲート信号を給電するため、トラン
スＴ１の大型化を招く等の欠点がある。
【０００５】
【本発明の目的】本発明は入力瞬断時の突入電流の防止
を図ると共にゲート回路を簡略化した突入防止回路を備
えた安定化直流電源の提供を目的とする。
を図ると共にゲート回路を簡略化した突入防止回路を備
えた安定化直流電源の提供を目的とする。
【０００６】
【実施例】図３、図４は本発明の一実施例回路図及びそ
の各部動作波形図で従来例と同一符号は同等部分を示す
。本発明の主要構成部は突入電流防止回路Ｂにおいて、
直流電源（Ｅ１）とコンデンサ（Ｃ１）の間に電圧駆動
素子（ＦＥＴ）と抵抗（Ｒ１）の並列回路を設けると共
に前記電圧駆動素子（ＦＥＴ）のゲート回路を設け、又
、前記並列回路に流れる電流による電圧降下を検出して
前記ゲート回路を開放するバイパス回路を設けて、前記
電圧駆動素子をオフせしめるようにしたことを特徴とす
る。因みにゲート回路は、直流電源間に接続された抵抗
Ｒ３及び定電圧ダイオードＤＺ１の接続点ａをＦＥＴ（
電界効果トランジスタ）のゲートに接続して構成される
。又、バイパス回路は、電圧駆動素子（ＦＥＴ）のゲー
トと並列回路の直流電源側の一端（ｂ）に設けたトラン
ジスタ（Ｑ２）と、前記トランジスタ（Ｑ２）のベース
を定電圧素子（ＤＺ２）を介して並列回路のコンデンサ
側の一端（Ｃ）に接続して構成される。
の各部動作波形図で従来例と同一符号は同等部分を示す
。本発明の主要構成部は突入電流防止回路Ｂにおいて、
直流電源（Ｅ１）とコンデンサ（Ｃ１）の間に電圧駆動
素子（ＦＥＴ）と抵抗（Ｒ１）の並列回路を設けると共
に前記電圧駆動素子（ＦＥＴ）のゲート回路を設け、又
、前記並列回路に流れる電流による電圧降下を検出して
前記ゲート回路を開放するバイパス回路を設けて、前記
電圧駆動素子をオフせしめるようにしたことを特徴とす
る。因みにゲート回路は、直流電源間に接続された抵抗
Ｒ３及び定電圧ダイオードＤＺ１の接続点ａをＦＥＴ（
電界効果トランジスタ）のゲートに接続して構成される
。又、バイパス回路は、電圧駆動素子（ＦＥＴ）のゲー
トと並列回路の直流電源側の一端（ｂ）に設けたトラン
ジスタ（Ｑ２）と、前記トランジスタ（Ｑ２）のベース
を定電圧素子（ＤＺ２）を介して並列回路のコンデンサ
側の一端（Ｃ）に接続して構成される。
【０００７】本発明回路の主回路動作は基本的には従来
例とほぼ同じである。突入電流防止回路Ｂの動作を説明
すると、図４で時間ｔ＝ｔ１の時入力電圧Ｖｉｎが印加
されると、Ｒ３とＤＺ１によりＦＥＴのゲートに電圧が
印加され一度導通するが、Ｃ１に電荷を充電するために
突入電流が流れるとＲ４とシリーズのＦＥＴのＯＮ抵抗
及びその２つに並列に接続されたＲ１との合成抵抗（Ｒ
Ｘ）の両端に発生する電圧降下がＤＺ２のツェナー電圧
をのり越えると、Ｑ２が導通し、ＦＥＴをＯＦＦさせる
。それ以後Ｒ１により制限される電流によりＣ１は充電
され、Ｃ１が充分に充電されＲ１での電圧降下がＤＺ２
の電圧以下となるとＦＥＴは導通し通常電流を流す。 すなわち突入電流はＤＺ２のツェナー電圧を上記のＲＸ
でわった電流にて制限される。本発明における突入電流
を制限する原理は入力瞬断後復帰の場合にも同様である
。時間ｔ＝ｔ２にて、入力の瞬断が発生しｔ３にて復帰
するとＶＣ１の電圧が低下しているためＣ１を充電する
ための突入電流が流れるが、ＲＸに発生する電圧降下が
ＤＺ２のツェナー電圧を越えるとＦＥＴをＯＦＦし、電
流が制限される。以後Ｒ１によりＣ１は充電され、Ｒ１
の電圧降下がＤＺ２以下となるとＦＥＴは導通し、通常
電流を流す。本回路においてＦＥＴのＯＮ抵抗により突
入電流を検出することができれば抵抗Ｒ４は不要である
。
例とほぼ同じである。突入電流防止回路Ｂの動作を説明
すると、図４で時間ｔ＝ｔ１の時入力電圧Ｖｉｎが印加
されると、Ｒ３とＤＺ１によりＦＥＴのゲートに電圧が
印加され一度導通するが、Ｃ１に電荷を充電するために
突入電流が流れるとＲ４とシリーズのＦＥＴのＯＮ抵抗
及びその２つに並列に接続されたＲ１との合成抵抗（Ｒ
Ｘ）の両端に発生する電圧降下がＤＺ２のツェナー電圧
をのり越えると、Ｑ２が導通し、ＦＥＴをＯＦＦさせる
。それ以後Ｒ１により制限される電流によりＣ１は充電
され、Ｃ１が充分に充電されＲ１での電圧降下がＤＺ２
の電圧以下となるとＦＥＴは導通し通常電流を流す。 すなわち突入電流はＤＺ２のツェナー電圧を上記のＲＸ
でわった電流にて制限される。本発明における突入電流
を制限する原理は入力瞬断後復帰の場合にも同様である
。時間ｔ＝ｔ２にて、入力の瞬断が発生しｔ３にて復帰
するとＶＣ１の電圧が低下しているためＣ１を充電する
ための突入電流が流れるが、ＲＸに発生する電圧降下が
ＤＺ２のツェナー電圧を越えるとＦＥＴをＯＦＦし、電
流が制限される。以後Ｒ１によりＣ１は充電され、Ｒ１
の電圧降下がＤＺ２以下となるとＦＥＴは導通し、通常
電流を流す。本回路においてＦＥＴのＯＮ抵抗により突
入電流を検出することができれば抵抗Ｒ４は不要である
。
【０００８】
【発明の効果】本発明によれば図４−ｄに示すように入
力瞬断し、又復電した状態であっても過大な突入電流を
防止でき、又、トランスに補助巻線を設ける必要がない
。従って回路構成が簡単であると同時にコンデンサＣ１
、整流用ダイオードＤ１、及び図示しない入力ヒューズ
等の破損を防止できる等実用上の効果は大きい
力瞬断し、又復電した状態であっても過大な突入電流を
防止でき、又、トランスに補助巻線を設ける必要がない
。従って回路構成が簡単であると同時にコンデンサＣ１
、整流用ダイオードＤ１、及び図示しない入力ヒューズ
等の破損を防止できる等実用上の効果は大きい
【図１】従来回路図
【図２】従来回路の各部動作波形図
【図３】本発明の一実施例回路図
【図４】本発明回路の各部動作波形図
Ｄ１ 整流用ブリッジダイオードＢ
突入電流防止回路 Ｃ１ 入力用コンデンサ Ｔ 出力トランス
突入電流防止回路 Ｃ１ 入力用コンデンサ Ｔ 出力トランス
Claims (4)
- 【請求項１】 コンデンサ端子間に出力トランスの１
次巻線及びスイッチ素子を直列に接続し、前記スイッチ
素子のスイッチング動作を利用して、前記出力トランス
の２次巻線側に変換出力を供給するようにしたスイッチ
ング式直流安定化電源において、直流電源と前記コンデ
ンサの間に電圧駆動素子と抵抗の並列回路を設けると共
に前記電圧駆動素子のゲート回路を設け、又、前記並列
回路に流れる電流による電圧降下を検出して前記ゲート
回路を開放するバイパス回路を設けて、前記電圧駆動素
子をオフせしめるようにしたことを特徴とするスイッチ
ング式直流安定化電源。 - 【請求項２】 電圧駆動素子を整流用ダイオードと電
解コンデンサからなる整流平滑回路と直列に接続したこ
とを特徴とする特許請求の範囲第（１）項記載のスイッ
チング式直流安定化電源。 - 【請求項３】 直流電源間に抵抗と定電圧ダイオード
を直列に接続し、前記抵抗と定電圧ダイオードの接続点
を電圧駆動素子のゲートに接続してなるゲート回路を設
けたことを特徴とする特許請求の範囲第（１）項、第（
２）項記載のスイッチング式直流安定化電源。 - 【請求項４】 電圧駆動素子のゲートと並列回路の直
流電源側の一端にトランジスタを設け又、前記トランジ
スタのベースを定電圧素子を介して並列回路のコンデン
サ側の一端に接続してなるバイパス回路を設けたことを
特徴とする特許請求の範囲第（１）項、第（２）項、第
（３）項記載のスイッチング式直流安定化電源。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3094658A JP3049108B2 (ja) | 1991-01-29 | 1991-01-29 | スイッチング式直流安定化電源 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3094658A JP3049108B2 (ja) | 1991-01-29 | 1991-01-29 | スイッチング式直流安定化電源 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04244730A true JPH04244730A (ja) | 1992-09-01 |
| JP3049108B2 JP3049108B2 (ja) | 2000-06-05 |
Family
ID=14116359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3094658A Expired - Lifetime JP3049108B2 (ja) | 1991-01-29 | 1991-01-29 | スイッチング式直流安定化電源 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3049108B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102512645B1 (ko) * | 2020-11-11 | 2023-03-22 | 전남대학교 산학협력단 | 고속 dc 차단기 |
-
1991
- 1991-01-29 JP JP3094658A patent/JP3049108B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3049108B2 (ja) | 2000-06-05 |
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Legal Events
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