JPH04243128A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04243128A JPH04243128A JP411091A JP411091A JPH04243128A JP H04243128 A JPH04243128 A JP H04243128A JP 411091 A JP411091 A JP 411091A JP 411091 A JP411091 A JP 411091A JP H04243128 A JPH04243128 A JP H04243128A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 239000002184 metal Substances 0.000 claims abstract description 22
- 229910052751 metal Inorganic materials 0.000 claims abstract description 22
- 238000005468 ion implantation Methods 0.000 claims abstract description 20
- 150000002500 ions Chemical class 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 239000010931 gold Substances 0.000 description 10
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 9
- 229910052737 gold Inorganic materials 0.000 description 9
- 238000002513 implantation Methods 0.000 description 8
- BYDQGSVXQDOSJJ-UHFFFAOYSA-N [Ge].[Au] Chemical compound [Ge].[Au] BYDQGSVXQDOSJJ-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 2
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は，メタル／レジストの二
層構造膜をマスクとする半導体への選択イオン注入方法
の改良に関し，特にレジストの除去方法の改良に関する
。
層構造膜をマスクとする半導体への選択イオン注入方法
の改良に関し，特にレジストの除去方法の改良に関する
。
【０００２】イオン注入技術は半導体への不純物のドー
ピングのみならず，半導体素子間分離の目的にも広く利
用されている。 素子間分離手法は， シリコンデバ
イスだけではなくＧａＡｓ や ＩｎＰ等化合物半導
体デバイス例えば， ヘテロバイボーラトランジスタ（
ＨＢＴ）や共鳴トンネリングホットエレクトロントラン
ジスタ（ＲＨＥＴ）においても良く利用されている。
これらのデバイスは通常縦型デバイスであるために，
素子間分離するための深さが１ μｍ 以上と深い。 従ってそのためのイオン注入は， より軽いイオン種を
選択するか， 或いは注入エネルギーを大きくして行な
われている。 選択イオン注入のための注入マスクと
しては， 一般に， レジスト膜或いはメタル膜或いは
レジスト／ メタルの二重構造膜が利用される。 し
かし， レジスト膜の場合には注入深さに限界があり，
メタル膜の場合には， 注入後のメタル膜除去に問題
がある。 そのために， レジスト／ メタルの二重
構造膜が最も良く用いられている。
ピングのみならず，半導体素子間分離の目的にも広く利
用されている。 素子間分離手法は， シリコンデバ
イスだけではなくＧａＡｓ や ＩｎＰ等化合物半導
体デバイス例えば， ヘテロバイボーラトランジスタ（
ＨＢＴ）や共鳴トンネリングホットエレクトロントラン
ジスタ（ＲＨＥＴ）においても良く利用されている。
これらのデバイスは通常縦型デバイスであるために，
素子間分離するための深さが１ μｍ 以上と深い。 従ってそのためのイオン注入は， より軽いイオン種を
選択するか， 或いは注入エネルギーを大きくして行な
われている。 選択イオン注入のための注入マスクと
しては， 一般に， レジスト膜或いはメタル膜或いは
レジスト／ メタルの二重構造膜が利用される。 し
かし， レジスト膜の場合には注入深さに限界があり，
メタル膜の場合には， 注入後のメタル膜除去に問題
がある。 そのために， レジスト／ メタルの二重
構造膜が最も良く用いられている。
【０００３】デバイス製造の工程において， マスクの
除去は重要な工程であって， マスク使用後は容易に且
つ， 完全に除去されることが重要である。
除去は重要な工程であって， マスク使用後は容易に且
つ， 完全に除去されることが重要である。
【０００４】
【従来の技術】選択イオン注入後にレジスト／ メタル
二重構造膜を除去する方法としては通常リフトオフ法に
よっている。 図３ は半導体基板１１ の上に形
成されているレジスト／ メタル二重構造膜のイオン注
入用マスクの断面模式図を示す。この二重構造膜は，
レジスト膜１２とメタル膜１３より成り， メタルとし
てはストッピングパワーの大きい金（Ａｕ） が通常用
いられる。
二重構造膜を除去する方法としては通常リフトオフ法に
よっている。 図３ は半導体基板１１ の上に形
成されているレジスト／ メタル二重構造膜のイオン注
入用マスクの断面模式図を示す。この二重構造膜は，
レジスト膜１２とメタル膜１３より成り， メタルとし
てはストッピングパワーの大きい金（Ａｕ） が通常用
いられる。
【０００５】
【発明が解決しようとする課題】このマスクを使用して
イオン注入を行なう場合， 注入角度の分散の範囲にお
いて基板１１に対して斜めに入射するビームが存在する
ために， レジスト膜１２の周辺部１２’ にもイオン
が注入される。その結果， レジスト膜１２の周辺部１
２’はレジストが硬化し，アセトン等によるリフトオフ
が困難になるという問題があった。しかもこのような問
題は，多くの注入量を必要とする軽いイオン種の場合が
より著しい。
イオン注入を行なう場合， 注入角度の分散の範囲にお
いて基板１１に対して斜めに入射するビームが存在する
ために， レジスト膜１２の周辺部１２’ にもイオン
が注入される。その結果， レジスト膜１２の周辺部１
２’はレジストが硬化し，アセトン等によるリフトオフ
が困難になるという問題があった。しかもこのような問
題は，多くの注入量を必要とする軽いイオン種の場合が
より著しい。
【０００６】そこで本発明は， マスクのリフトオフが
容易にできる選択イオン注入方法を提供することを目的
としている。
容易にできる選択イオン注入方法を提供することを目的
としている。
【０００７】
【課題を解決するための手段】これらの課題は， 半導
体基板上に形成されたメタル／レジストの二層構造膜を
マスクとして，該マスクのレジスト層にはイオンが注入
されないように，該マスクのメタル層をマスクとして該
レジスト層周辺部をサイドエッチングさせる工程を有す
ることを特徴とする選択イオン注入法によって解決され
る。
体基板上に形成されたメタル／レジストの二層構造膜を
マスクとして，該マスクのレジスト層にはイオンが注入
されないように，該マスクのメタル層をマスクとして該
レジスト層周辺部をサイドエッチングさせる工程を有す
ることを特徴とする選択イオン注入法によって解決され
る。
【０００８】図１ は本発明の原理説明図である。図１
において，１ は半導体基板で， ２ はレジスト膜
で， ３ はメタル膜で， レジスト膜２ とメタル膜
３はレジスト／ メタル二重構造膜を形成している。 但し， このレジスト膜２ はメタル膜３ をマスクと
してサイドエッチされている点が，図３ のレジスト膜
１２と異なっている。
において，１ は半導体基板で， ２ はレジスト膜
で， ３ はメタル膜で， レジスト膜２ とメタル膜
３はレジスト／ メタル二重構造膜を形成している。 但し， このレジスト膜２ はメタル膜３ をマスクと
してサイドエッチされている点が，図３ のレジスト膜
１２と異なっている。
【０００９】
【作用】図１ に示されるような， サイドエッチされ
た形状のレジスト膜２ を有するレジスト／ メタル二
重構造膜イオン注入マスクを使用してイオン注入を行う
場合， 注入イオンがレジストに入射されることがない
。 従って， レジスト膜の周辺部が硬化することは
ないのでマスクのリフトオフが容易にできる。その結果
，より軽いイオン種を選択したり，注入エネルギーを大
きすることにより１μｍ 以上の深いイオン注入も可能
になる。
た形状のレジスト膜２ を有するレジスト／ メタル二
重構造膜イオン注入マスクを使用してイオン注入を行う
場合， 注入イオンがレジストに入射されることがない
。 従って， レジスト膜の周辺部が硬化することは
ないのでマスクのリフトオフが容易にできる。その結果
，より軽いイオン種を選択したり，注入エネルギーを大
きすることにより１μｍ 以上の深いイオン注入も可能
になる。
【００１０】
【実施例】本発明の実施例について，図を参照しながら
説明する。図２ は本発明によるメタル／レジストの二
層構造膜をマスクとする選択イオン注入のステップを断
面模式図をもって示したものである。 図２（ａ）に
示されるようにＧａＡｓ や ＩｎＰ等化合物半導体
基板１ 上にレジスト膜２ を塗布する。
説明する。図２ は本発明によるメタル／レジストの二
層構造膜をマスクとする選択イオン注入のステップを断
面模式図をもって示したものである。 図２（ａ）に
示されるようにＧａＡｓ や ＩｎＰ等化合物半導体
基板１ 上にレジスト膜２ を塗布する。
【００１１】次に， 図２（ｂ）に示されるようにレジ
スト膜２の上に金−ゲルマニウム／ 金の膜３ を蒸着
によって形成する。次に， 図２（ｃ）に示されるよう
に， また金−ゲルマニウム／ 金膜３ の上にレジス
ト膜を塗布し， これをパターニングしてレジストパタ
ーン４ を形成する。これによってイオン注入領域と非
イオン注入領域が区別される。
スト膜２の上に金−ゲルマニウム／ 金の膜３ を蒸着
によって形成する。次に， 図２（ｃ）に示されるよう
に， また金−ゲルマニウム／ 金膜３ の上にレジス
ト膜を塗布し， これをパターニングしてレジストパタ
ーン４ を形成する。これによってイオン注入領域と非
イオン注入領域が区別される。
【００１２】次に 図２（ｄ）に示されるように，
アルゴン（Ａｒ）イオンミリング法により， 金−ゲル
マニウム／ 金膜３ をパターンエッチングしてパター
ンエッチングされた金−ゲルマニウム／ 金膜３’を形
成する。パターンエッチングの条件は例えば， Ａｒガ
スは１．３ ｘ １０−２ Ｐａ で， エネルギーは
５００ ｅＶが望ましい。
アルゴン（Ａｒ）イオンミリング法により， 金−ゲル
マニウム／ 金膜３ をパターンエッチングしてパター
ンエッチングされた金−ゲルマニウム／ 金膜３’を形
成する。パターンエッチングの条件は例えば， Ａｒガ
スは１．３ ｘ １０−２ Ｐａ で， エネルギーは
５００ ｅＶが望ましい。
【００１３】次に， 図２（ｅ）に示されるように，
金−ゲルマニウム／ 金膜３ をマスクとしてレジスト
膜２ を酸素（Ｏ２）を用いる反応性イオンエッチング
（ＲＩＥ） によりパターンエッチングする。この際，
パターニングされた金−ゲルマニウム／ 金膜３’の
下に位置するレジスト膜２ はサイドエッチングされて
，サイドエッチングされたレジスト膜２’が形成される
。この， Ｏ２を用いるＲＩＥ の条件は， 例えばＯ
２の流量は５０ＳＣＣＭ で， 圧力は２０乃至４０
Ｐａ で， 入力パワーは５０乃至１００ Ｗ である
。このようにしてサイドエッチングされたレジスト膜２
’と金／ ゲルマニウム／ 金膜３’をマスクとして，
この後ＧａＡｓやＩｎＰ 等化合物半導体基板１ に
対して選択イオン注入が実行される。
金−ゲルマニウム／ 金膜３ をマスクとしてレジスト
膜２ を酸素（Ｏ２）を用いる反応性イオンエッチング
（ＲＩＥ） によりパターンエッチングする。この際，
パターニングされた金−ゲルマニウム／ 金膜３’の
下に位置するレジスト膜２ はサイドエッチングされて
，サイドエッチングされたレジスト膜２’が形成される
。この， Ｏ２を用いるＲＩＥ の条件は， 例えばＯ
２の流量は５０ＳＣＣＭ で， 圧力は２０乃至４０
Ｐａ で， 入力パワーは５０乃至１００ Ｗ である
。このようにしてサイドエッチングされたレジスト膜２
’と金／ ゲルマニウム／ 金膜３’をマスクとして，
この後ＧａＡｓやＩｎＰ 等化合物半導体基板１ に
対して選択イオン注入が実行される。
【００１４】
【発明の効果】本発明によるマスクイオン注入方法にお
いては， レジストの硬化は起こり得ないので， 注入
後のレジスト除去， 即ちマスクの除去は容易である。 このことから， 素子間分離に適用すれば， 軽い
イオン種を用いて１ μｍ 以上の深い素子間分離領域
を形成することが可能になる。
いては， レジストの硬化は起こり得ないので， 注入
後のレジスト除去， 即ちマスクの除去は容易である。 このことから， 素子間分離に適用すれば， 軽い
イオン種を用いて１ μｍ 以上の深い素子間分離領域
を形成することが可能になる。
【図１】 本発明の原理説明図である。
【図２】 本発明による選択イオン注入のステップを
断面模式図をもって示した図
断面模式図をもって示した図
【図３】 従来のレジスト／ メタル二重構造膜のイ
オン注入用マスクを示す図
オン注入用マスクを示す図
Claims (2)
- 【請求項１】 半導体基板上に形成されたメタル／レ
ジストの二層構造膜をマスクとして，該半導体基板に対
し選択イオン注入を行う半導体装置の製造方法において
，選択イオン注入に先立ち，該マスクのレジスト層には
イオンが注入されないように，該レジスト層周辺部を除
去する工程を有することを特徴とする半導体装置の製造
方法。 - 【請求項２】 前記，レジスト層周辺部を除去する工
程は，該マスクのメタル層をマスクとして該レジスト層
をサイドエッチングさせることを特徴とする請求項１記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP411091A JPH04243128A (ja) | 1991-01-18 | 1991-01-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP411091A JPH04243128A (ja) | 1991-01-18 | 1991-01-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04243128A true JPH04243128A (ja) | 1992-08-31 |
Family
ID=11575651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP411091A Withdrawn JPH04243128A (ja) | 1991-01-18 | 1991-01-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04243128A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7808029B2 (en) * | 2006-04-26 | 2010-10-05 | Siliconix Technology C.V. | Mask structure for manufacture of trench type semiconductor device |
-
1991
- 1991-01-18 JP JP411091A patent/JPH04243128A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7808029B2 (en) * | 2006-04-26 | 2010-10-05 | Siliconix Technology C.V. | Mask structure for manufacture of trench type semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |