JPH04239941A - アドレス変換バッファ装置 - Google Patents
アドレス変換バッファ装置Info
- Publication number
- JPH04239941A JPH04239941A JP3006752A JP675291A JPH04239941A JP H04239941 A JPH04239941 A JP H04239941A JP 3006752 A JP3006752 A JP 3006752A JP 675291 A JP675291 A JP 675291A JP H04239941 A JPH04239941 A JP H04239941A
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- JP
- Japan
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- page number
- entry
- virtual page
- bits
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- Prior art date
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- Pending
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- 238000006243 chemical reaction Methods 0.000 title abstract description 4
- 238000000605 extraction Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はアドレス変換バッファ装
置に関し、特に仮想記憶方式の情報処理装置におけるア
ドレス変換バッファ装置に関する。
置に関し、特に仮想記憶方式の情報処理装置におけるア
ドレス変換バッファ装置に関する。
【０００２】
【従来の技術】従来のアドレス変換バッファ装置は、各
エントリに登録されている仮想ページアドレスと実ペー
ジ番号アドレスとのアドレス変換対の内で、特定のＭビ
ットを含む仮想ページのキー部を有するアドレス変換対
をすべて無効化するときには、アドレス変換バッファの
すべてのエントリのキー部を順次に読出して、その中に
特定のＭビットが含まれているかどうかを調べて、含ま
れているときにそのエントリの無効化を行っている。
エントリに登録されている仮想ページアドレスと実ペー
ジ番号アドレスとのアドレス変換対の内で、特定のＭビ
ットを含む仮想ページのキー部を有するアドレス変換対
をすべて無効化するときには、アドレス変換バッファの
すべてのエントリのキー部を順次に読出して、その中に
特定のＭビットが含まれているかどうかを調べて、含ま
れているときにそのエントリの無効化を行っている。
【０００３】
【発明が解決しようとする課題】無効化するアドレス変
換対が多数存在する場合には、無条件にすべてのアドレ
ス変換対を無効化する方が、検索が不要になって効率的
のため、一般には、無効化対象にならないアドレス変換
対が多い場合に対して、特定のＭビットを含む仮想ペー
ジのキー部を有するアドレス変換対の無効化が使用され
る。
換対が多数存在する場合には、無条件にすべてのアドレ
ス変換対を無効化する方が、検索が不要になって効率的
のため、一般には、無効化対象にならないアドレス変換
対が多い場合に対して、特定のＭビットを含む仮想ペー
ジのキー部を有するアドレス変換対の無効化が使用され
る。
【０００４】しかし、上述した従来のアドレス変換バッ
ファ装置は、無効化対象にならないアドレス変換対が多
い場合に対して、アドレス変換バッファのすべてのエン
トリのキー部を順次に読出して、その中に特定のＭビッ
トが含まれているかどうかを調べて無効化しているので
、一連の動作のほとんどが無駄になり、長い時間を費や
してしまうという欠点を有している。
ファ装置は、無効化対象にならないアドレス変換対が多
い場合に対して、アドレス変換バッファのすべてのエン
トリのキー部を順次に読出して、その中に特定のＭビッ
トが含まれているかどうかを調べて無効化しているので
、一連の動作のほとんどが無駄になり、長い時間を費や
してしまうという欠点を有している。
【０００５】本発明の目的は、無効化対象にならないア
ドレス変換対が多い場合にも、無効化対象にならないア
ドレス変換対のエントリに対する多くの動作を省略して
、特定のＭビットを含む仮想ページのキー部を有するア
ドレス変換対の無効化を効率良く行うことができるアド
レス変換バッファ装置を提供することにある。
ドレス変換対が多い場合にも、無効化対象にならないア
ドレス変換対のエントリに対する多くの動作を省略して
、特定のＭビットを含む仮想ページのキー部を有するア
ドレス変換対の無効化を効率良く行うことができるアド
レス変換バッファ装置を提供することにある。
【０００６】
【課題を解決するための手段】第１の発明のアドレス変
換バッファ装置は、 （Ａ）仮想ページ番号のキー部と仮想ページ番号のイン
デックス部とを保持する仮想ページ番号レジスタ、（Ｂ
）仮想ページ番号を実ページ番号に変換するために、仮
想ページ番号を含むキー部と実ページ番号を含むデータ
部とそれらが有効情報か無効情報かを示す有効ビット部
とを格納するＮ個のエントリを有するアドレス変換バッ
ファ、 （Ｃ）前記アドレス変換バッファの各エントリのキー部
に含む特定の位置のＭビット内の特定の位置のＫビット
のそれぞれを保持するキー部補助レジスタ、（Ｄ）前記
仮想ページ番号レジスタのキー部に含む特定の位置のＭ
ビット内の特定の位置のＫビットと、前記キー部補助レ
ジスタの各エントリのＫビットとのそれぞれを比較する
比較回路、 （Ｅ）前記アドレス変換バッファの各エントリに対応す
るＮ個のクリアフラグを持ち、前記アドレス変換バッフ
ァの有効ビット部を既に無効にしたエントリに対応する
クリアフラグをオンにするクリアフラグ回路、（Ｆ）前
記比較回路の比較結果と前記クリアフラグ回路のクリア
フラグとを先頭から順次に調べて、前記比較回路の比較
結果が一致するとともに、前記クリアフラグ回路のクリ
アフラグがオフであるエントリアドレスを前記仮想ペー
ジ番号レジスタのインデックス部に設定するエントリア
ドレス抽出回路、 （Ｇ）設定された前記仮想ページ番号レジスタのインデ
ックス部が示す前記アドレス変換バッファのエントリア
ドレスからキー部に含む特定の位置のＭビットを読出し
て、前記仮想ページ番号レジスタのキー部に含む特定の
位置のＭビットと比較して一致したときに、前記アドレ
ス変換バッファの有効ビット部を無効にするエントリ無
効化回路、を備えて構成されている。
換バッファ装置は、 （Ａ）仮想ページ番号のキー部と仮想ページ番号のイン
デックス部とを保持する仮想ページ番号レジスタ、（Ｂ
）仮想ページ番号を実ページ番号に変換するために、仮
想ページ番号を含むキー部と実ページ番号を含むデータ
部とそれらが有効情報か無効情報かを示す有効ビット部
とを格納するＮ個のエントリを有するアドレス変換バッ
ファ、 （Ｃ）前記アドレス変換バッファの各エントリのキー部
に含む特定の位置のＭビット内の特定の位置のＫビット
のそれぞれを保持するキー部補助レジスタ、（Ｄ）前記
仮想ページ番号レジスタのキー部に含む特定の位置のＭ
ビット内の特定の位置のＫビットと、前記キー部補助レ
ジスタの各エントリのＫビットとのそれぞれを比較する
比較回路、 （Ｅ）前記アドレス変換バッファの各エントリに対応す
るＮ個のクリアフラグを持ち、前記アドレス変換バッフ
ァの有効ビット部を既に無効にしたエントリに対応する
クリアフラグをオンにするクリアフラグ回路、（Ｆ）前
記比較回路の比較結果と前記クリアフラグ回路のクリア
フラグとを先頭から順次に調べて、前記比較回路の比較
結果が一致するとともに、前記クリアフラグ回路のクリ
アフラグがオフであるエントリアドレスを前記仮想ペー
ジ番号レジスタのインデックス部に設定するエントリア
ドレス抽出回路、 （Ｇ）設定された前記仮想ページ番号レジスタのインデ
ックス部が示す前記アドレス変換バッファのエントリア
ドレスからキー部に含む特定の位置のＭビットを読出し
て、前記仮想ページ番号レジスタのキー部に含む特定の
位置のＭビットと比較して一致したときに、前記アドレ
ス変換バッファの有効ビット部を無効にするエントリ無
効化回路、を備えて構成されている。
【０００７】また、第２の発明のアドレス変換バッファ
装置は、 （Ａ）仮想ページ番号レジスタに、仮想ページ番号のキ
ー部と仮想ページ番号のインデックス部とを保持し、（
Ｂ）仮想ページ番号を実ページ番号に変換するために、
Ｎ個のエントリを有するアドレス変換バッファに、仮想
ページ番号を含むキー部と実ページ番号を含むデータ部
とそれらが有効情報か無効情報かを示す有効ビット部と
を格納し、 （Ｃ）キー部補助レジスタに、前記アドレス変換バッフ
ァの各エントリのキー部に含む特定の位置のＭビット内
の特定の位置のＫビットのそれぞれを保持し、（Ｄ）比
較回路で、前記仮想ページ番号レジスタのキー部に含む
特定の位置のＭビット内の特定の位置のＫビットと、前
記キー部補助レジスタの各エントリのＫビットとのそれ
ぞれを比較し、 （Ｅ）クリアフラグ回路に、前記アドレス変換バッファ
の各エントリに対応するＮ個のクリアフラグを持ち、前
記アドレス変換バッファの有効ビット部を既に無効にし
たエントリに対応するクリアフラグをオンにし、（Ｆ）
前記比較回路の比較結果と前記クリアフラグ回路のクリ
アフラグとを先頭から順次に調べて、前記比較回路の比
較結果が一致するとともに、前記クリアフラグ回路のク
リアフラグがオフであるエントリアドレスを前記仮想ペ
ージ番号レジスタのインデックス部に設定するエントリ
アドレス抽出回路、 （Ｇ）設定された前記仮想ページ番号レジスタのインデ
ックス部が示す前記アドレス変換バッファのエントリア
ドレスからキー部に含む特定の位置のＭビットを読出し
て、前記仮想ページ番号レジスタのキー部に含む特定の
位置のＭビットと比較して一致したときに、前記アドレ
ス変換バッファの有効ビット部を無効にする、ことによ
り構成されている。
装置は、 （Ａ）仮想ページ番号レジスタに、仮想ページ番号のキ
ー部と仮想ページ番号のインデックス部とを保持し、（
Ｂ）仮想ページ番号を実ページ番号に変換するために、
Ｎ個のエントリを有するアドレス変換バッファに、仮想
ページ番号を含むキー部と実ページ番号を含むデータ部
とそれらが有効情報か無効情報かを示す有効ビット部と
を格納し、 （Ｃ）キー部補助レジスタに、前記アドレス変換バッフ
ァの各エントリのキー部に含む特定の位置のＭビット内
の特定の位置のＫビットのそれぞれを保持し、（Ｄ）比
較回路で、前記仮想ページ番号レジスタのキー部に含む
特定の位置のＭビット内の特定の位置のＫビットと、前
記キー部補助レジスタの各エントリのＫビットとのそれ
ぞれを比較し、 （Ｅ）クリアフラグ回路に、前記アドレス変換バッファ
の各エントリに対応するＮ個のクリアフラグを持ち、前
記アドレス変換バッファの有効ビット部を既に無効にし
たエントリに対応するクリアフラグをオンにし、（Ｆ）
前記比較回路の比較結果と前記クリアフラグ回路のクリ
アフラグとを先頭から順次に調べて、前記比較回路の比
較結果が一致するとともに、前記クリアフラグ回路のク
リアフラグがオフであるエントリアドレスを前記仮想ペ
ージ番号レジスタのインデックス部に設定するエントリ
アドレス抽出回路、 （Ｇ）設定された前記仮想ページ番号レジスタのインデ
ックス部が示す前記アドレス変換バッファのエントリア
ドレスからキー部に含む特定の位置のＭビットを読出し
て、前記仮想ページ番号レジスタのキー部に含む特定の
位置のＭビットと比較して一致したときに、前記アドレ
ス変換バッファの有効ビット部を無効にする、ことによ
り構成されている。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明のアドレス変換バッファ装置
の一実施例を示すブロック図である。
の一実施例を示すブロック図である。
【００１０】本実施例のアドレス変換バッファ装置では
、図１に示すように、仮想ページ番号レジスタ１は、仮
想ページ番号のキー部１１と仮想ページ番号のインデッ
クス部１２とを保持している。
、図１に示すように、仮想ページ番号レジスタ１は、仮
想ページ番号のキー部１１と仮想ページ番号のインデッ
クス部１２とを保持している。
【００１１】また、アドレス変換バッファ２は、仮想ペ
ージ番号を実ページ番号に変換するために、仮想ページ
番号を含むキー部２１と実ページ番号を含むデータ部２
２とそれらが有効情報か無効情報かを示す有効ビット部
２３とを格納するＮ個のエントリを有している。
ージ番号を実ページ番号に変換するために、仮想ページ
番号を含むキー部２１と実ページ番号を含むデータ部２
２とそれらが有効情報か無効情報かを示す有効ビット部
２３とを格納するＮ個のエントリを有している。
【００１２】一方、キー部補助レジスタ３は、アドレス
変換バッファ２の各エントリのキー部２１に含む特定の
位置のＭビット内の特定の位置のＫビットのそれぞれを
保持している。
変換バッファ２の各エントリのキー部２１に含む特定の
位置のＭビット内の特定の位置のＫビットのそれぞれを
保持している。
【００１３】そして、比較回路４は、仮想ページ番号レ
ジスタ１のキー部１１に含む特定の位置のＭビット内の
特定の位置のＫビットと、キー部補助レジスタ３の各エ
ントリのＫビットとのそれぞれを比較している。
ジスタ１のキー部１１に含む特定の位置のＭビット内の
特定の位置のＫビットと、キー部補助レジスタ３の各エ
ントリのＫビットとのそれぞれを比較している。
【００１４】また、クリアフラグ回路５は、アドレス変
換バッファ２の各エントリに対応するＮ個のクリアフラ
グを持っており、Ｎ個のクリアフラグは、最初、すべて
オフにされるが、アドレス変換バッファ２の有効ビット
部２３を無効にしたときに、無効にしたエントリに対応
するクリアフラグをオンにしている。
換バッファ２の各エントリに対応するＮ個のクリアフラ
グを持っており、Ｎ個のクリアフラグは、最初、すべて
オフにされるが、アドレス変換バッファ２の有効ビット
部２３を無効にしたときに、無効にしたエントリに対応
するクリアフラグをオンにしている。
【００１５】そこで、エントリアドレス抽出回路６は、
比較回路４の比較結果とクリアフラグ回路５のクリアフ
ラグとを先頭から順次に調べて、比較回路４の比較結果
が一致するとともに、クリアフラグ回路５のクリアフラ
グがオフであるエントリアドレス（そのエントリまでの
エントリ数を計数することにより得る。）を仮想ページ
番号レジスタ１のインデックス部１２に設定している。
比較回路４の比較結果とクリアフラグ回路５のクリアフ
ラグとを先頭から順次に調べて、比較回路４の比較結果
が一致するとともに、クリアフラグ回路５のクリアフラ
グがオフであるエントリアドレス（そのエントリまでの
エントリ数を計数することにより得る。）を仮想ページ
番号レジスタ１のインデックス部１２に設定している。
【００１６】次に、エントリ無効化回路７は、設定され
た仮想ページ番号レジスタ１のインデックス部１２が示
すアドレス変換バッファ２のエントリアドレスからリー
ドサイクルでキー部２１に含む特定の位置のＭビットを
読出して、仮想ページ番号レジスタ１のキー部１１に含
む特定の位置のＭビットと比較器７１で比較して一致し
たときに無効化フラグ７２をオンにして、ライトサイク
ルでアドレス変換バッファ２の有効ビット部２３を無効
にするとともに、クリアフラグ回路５のそのエントリの
クリアフラグをオンにしている。
た仮想ページ番号レジスタ１のインデックス部１２が示
すアドレス変換バッファ２のエントリアドレスからリー
ドサイクルでキー部２１に含む特定の位置のＭビットを
読出して、仮想ページ番号レジスタ１のキー部１１に含
む特定の位置のＭビットと比較器７１で比較して一致し
たときに無効化フラグ７２をオンにして、ライトサイク
ルでアドレス変換バッファ２の有効ビット部２３を無効
にするとともに、クリアフラグ回路５のそのエントリの
クリアフラグをオンにしている。
【００１７】そして、以上の動作を繰返して、エントリ
アドレス抽出回路６は、比較回路４の比較結果とクリア
フラグ回路５のクリアフラグとを先頭から順次に調べて
、比較回路４の比較結果が一致するとともに、クリアフ
ラグ回路５のクリアフラグがオフであるエントリアドレ
スが無くなったときに、動作を終了している。
アドレス抽出回路６は、比較回路４の比較結果とクリア
フラグ回路５のクリアフラグとを先頭から順次に調べて
、比較回路４の比較結果が一致するとともに、クリアフ
ラグ回路５のクリアフラグがオフであるエントリアドレ
スが無くなったときに、動作を終了している。
【００１８】
【発明の効果】以上説明したように、本発明のアドレス
変換バッファ装置は、無効化対象にならないアドレス変
換対が多い場合にも、無効化対象にならないアドレス変
換対のエントリに対する多くの動作を省略して、特定の
Ｍビットを含む仮想ページのキー部を有するアドレス変
換対の無効化を効率良く行うことができるという効果を
有している。
変換バッファ装置は、無効化対象にならないアドレス変
換対が多い場合にも、無効化対象にならないアドレス変
換対のエントリに対する多くの動作を省略して、特定の
Ｍビットを含む仮想ページのキー部を有するアドレス変
換対の無効化を効率良く行うことができるという効果を
有している。
【図１】本発明のアドレス変換バッファ装置の一実施例
を示すブロック図である。
を示すブロック図である。
１ 仮想ページ番号レジスタ
２ アドレス変換バッファ
３ キー部補助レジスタ
４ 比較回路
５ クリアフラグ回路
６ エントリアドレス抽出回路
７ エントリ無効化回路
１１，２１ キー部
１２ インデックス部
２２ データ部
２３ 有効ビット部
７１ 比較器
７２ 無効化フラグ
Claims (2)
- 【請求項１】（Ａ）仮想ページ番号のキー部と仮想ペー
ジ番号のインデックス部とを保持する仮想ページ番号レ
ジスタ、 （Ｂ）仮想ページ番号を実ページ番号に変換するために
、仮想ページ番号を含むキー部と実ページ番号を含むデ
ータ部とそれらが有効情報か無効情報かを示す有効ビッ
ト部とを格納するＮ個のエントリを有するアドレス変換
バッファ、 （Ｃ）前記アドレス変換バッファの各エントリのキー部
に含む特定の位置のＭビット内の特定の位置のＫビット
のそれぞれを保持するキー部補助レジスタ、（Ｄ）前記
仮想ページ番号レジスタのキー部に含む特定の位置のＭ
ビット内の特定の位置のＫビットと、前記キー部補助レ
ジスタの各エントリのＫビットとのそれぞれを比較する
比較回路、 （Ｅ）前記アドレス変換バッファの各エントリに対応す
るＮ個のクリアフラグを持ち、前記アドレス変換バッフ
ァの有効ビット部を既に無効にしたエントリに対応する
クリアフラグをオンにするクリアフラグ回路、（Ｆ）前
記比較回路の比較結果と前記クリアフラグ回路のクリア
フラグとを先頭から順次に調べて、前記比較回路の比較
結果が一致するとともに、前記クリアフラグ回路のクリ
アフラグがオフであるエントリアドレスを前記仮想ペー
ジ番号レジスタのインデックス部に設定するエントリア
ドレス抽出回路、 （Ｇ）設定された前記仮想ページ番号レジスタのインデ
ックス部が示す前記アドレス変換バッファのエントリア
ドレスからキー部に含む特定の位置のＭビットを読出し
て、前記仮想ページ番号レジスタのキー部に含む特定の
位置のＭビットと比較して一致したときに、前記アドレ
ス変換バッファの有効ビット部を無効にするエントリ無
効化回路、を備えることを特徴とするアドレス変換バッ
ファ装置。 - 【請求項２】（Ａ）仮想ページ番号レジスタに、仮想ペ
ージ番号のキー部と仮想ページ番号のインデックス部と
を保持し、 （Ｂ）仮想ページ番号を実ページ番号に変換するために
、Ｎ個のエントリを有するアドレス変換バッファに、仮
想ページ番号を含むキー部と実ページ番号を含むデータ
部とそれらが有効情報か無効情報かを示す有効ビット部
とを格納し、 （Ｃ）キー部補助レジスタに、前記アドレス変換バッフ
ァの各エントリのキー部に含む特定の位置のＭビット内
の特定の位置のＫビットのそれぞれを保持し、（Ｄ）比
較回路で、前記仮想ページ番号レジスタのキー部に含む
特定の位置のＭビット内の特定の位置のＫビットと、前
記キー部補助レジスタの各エントリのＫビットとのそれ
ぞれを比較し、 （Ｅ）クリアフラグ回路に、前記アドレス変換バッファ
の各エントリに対応するＮ個のクリアフラグを持ち、前
記アドレス変換バッファの有効ビット部を既に無効にし
たエントリに対応するクリアフラグをオンにし、（Ｆ）
前記比較回路の比較結果と前記クリアフラグ回路のクリ
アフラグとを先頭から順次に調べて、前記比較回路の比
較結果が一致するとともに、前記クリアフラグ回路のク
リアフラグがオフであるエントリアドレスを前記仮想ペ
ージ番号レジスタのインデックス部に設定するエントリ
アドレス抽出回路、 （Ｇ）設定された前記仮想ページ番号レジスタのインデ
ックス部が示す前記アドレス変換バッファのエントリア
ドレスからキー部に含む特定の位置のＭビットを読出し
て、前記仮想ページ番号レジスタのキー部に含む特定の
位置のＭビットと比較して一致したときに、前記アドレ
ス変換バッファの有効ビット部を無効にする、ことを特
徴とするアドレス変換バッファ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3006752A JPH04239941A (ja) | 1991-01-24 | 1991-01-24 | アドレス変換バッファ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3006752A JPH04239941A (ja) | 1991-01-24 | 1991-01-24 | アドレス変換バッファ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04239941A true JPH04239941A (ja) | 1992-08-27 |
Family
ID=11646922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3006752A Pending JPH04239941A (ja) | 1991-01-24 | 1991-01-24 | アドレス変換バッファ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04239941A (ja) |
-
1991
- 1991-01-24 JP JP3006752A patent/JPH04239941A/ja active Pending
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