JPH0422573Y2 - - Google Patents

Description

【考案の詳細な説明】 （産業上の利用分野） 本考案は電源装置のスイツチ回路に関し、詳し
くは複数個の電界効果トランジスタ（以下FET
という）を並列に接続した場合に発生する異常発
振を防止することを目的とするスイツチ回路に関
する。

（従来の技術） 従来スイツチング電源装置のスイツチング素子
として、トランジスタが一般的に用いられて来た
が、装置の小形化・高効率化の要請と高周波の高
耐圧・大電力のFETの出現と相俟つて、近時、
スイツチング素子としてFETを用いる電源装置
が増えてきた。

そして、ここに用いられるFETは、出力容量
に応じて１個で間に合う場合もあるし、２個以上
並列に接続しなければならない場合がある。

第２図はFETを２個並列接続した場合の他励
式スイツチング電源装置のスイツチ回路の従来例
を示し、その回路構成は、直流電源１の＋側がト
ランスの１次巻線７を介してFET３，４のドレ
インと接続され、前記直流電源１の−側はFET
３，４のそれぞれのソースと接続されている。
FET３及びFET４のそれぞれのゲート・ソース
間には抵抗R₁，R₃と、コンデンサC₁，C₂が並列
に接続されている。

またFET３とFET４のそれぞれのゲートには
抵抗R₂，R₄の一端が接続され、この抵抗R₂及び
R₄の他端はそれぞれ信号入力端子５と接続され
ている。トランス２の２次巻線８は整流回路を介
して負荷に接続されている。R₂，R₄はFETの特
性のバラツキに対処する抵抗で異常発振防止用で
もある。

上記構成において、FET３，４のドレイン・
ソース間には直流電源１からの電圧が印加されて
いるので、信号入力端子５に駆動信号６が入力さ
れると、抵抗R₂，R₄を経由してFET３，４のゲ
ートに駆動信号６が入力されてFETがオンする。
このとき２個のFET３，４のうちどちらかが一
瞬早くオンする。今、FET３が早くオンしたと
すると、FET４の負荷インピーダンスが変化し
て動作点が移動したり、一瞬早くオンしたFET
３からのエネルギーによつてFET４が異常発振
が起る欠点があつた。

（考案が解決しようとする問題点） これまでのべてきたFETは周知のように入力
インピーダンスが高いので、入力回路のインダク
タンスと内部静電容量で発振回路が構成された
り、出力側から入力側に容量帰還する等、種々の
要因により、高周波の異常発振（寄生振動）が起
こりやすい。また、出力容量に応じて並列に接続
したFETの数が増えた場合には、出力側から入
力側への帰還容量が更に増加して異常発振が起こ
りやすくなる。

その上FETが並列接続の場合、FET自体のバ
ラツキ、その他抵抗、コンデンサ等回路構成素子
のバラツキによつてどちらか一方のFETが早く
オンする。例えば第２図でのべたように早くオン
した方をFET３とすると、もう一方のFET４の
負荷インピーダンスが変化し、動作点が移動する
と共に、一瞬早くオンしたFET３からのエネル
ギーがFET４のドレインに加わることになり、
不安定な状態から異常発振の状態となる。

この異常発振が起こると、回路に異常電圧が発
生したり、思わぬところに電力が集中し、FET
を破壊することがしばしばであつた。本考案は前
述のFETを２個以上並列接続した場合に起こり
やすい異常発振を防止することを目的とするもの
である。

（問題点を解決するための手段） 本考案は、上記問題点を解決するために、トラ
ンス２の１次巻線７の一端とFET３，４のそれ
ぞれのドレイン間とにインダクタを挿入し、
FETの動作点の変動を制限し、さらに早くオン
したFETからエネルギーによる他のFETへの影
響を制限することによつて上記目的を達成するも
のである。

以下図面により詳細に説明する。

（実施例） 第１図は本考案の一実施例にかかる電源装置の
スイツチ回路図で記号１から８で表わした素子は
第２図の従来回路と同一素子である。

記号１１と１２で表わした素子が本考案を実現
するための付加素子でありトランス２の１次巻線
７とインダクタ１１，１２の直列接続を介して
FET３，４のドレインと接続されており、その
他の接続は従来例の第２図と同様であるので、説
明を省略する。

前記インダクタ１１及び１２は希望スイツチン
グ周波数に対しては無視できるほどの低インピー
ダンスであるが、異常発振周波数（高周波）に対
しては所定のインピーダンスを有する。

そのため、いずれか一方のFETが早くオンし
た場合に、他方のFETに及ぼす負荷インピーダ
ンスの変化による動作点の移動、あるいはオンし
たFETからのエネルギーによる異常発振の励起
及び助長を軽減するように作用するので、回路は
安定に動作する。

（作用） 上記構成において、FET３，４のドレイン・
ソース間には直流電源１からの電圧が印加されて
いるので、信号入力端子５に駆動信号６が入力さ
れると抵抗R₂，R₄を経由してFET３，４のゲー
トに駆動信号６が入力されてFETがオンする。
このとき前述したように２個のFET３，４のう
ちどちらかが一瞬早くオンする。今FET３が早
くオンしたとすると、FET４の負荷インピーダ
ンスが変化して動作点が移動したり、一瞬早くオ
ンしたFET３からのエネルギーによつてFET４
が異常発振を起こそうとするが、FETのドレイ
ン回路にインダクタ１１，１２が挿入されている
ため、このインダクタの有するインピーダンスに
より、FETの動作点の移動が制限される。また
FET３からのエネルギーがFET４のドレイン側
に入り込むのが阻止される。その結果、本考案回
路によれば、所定の駆動信号の周波数に対応した
正常なスイツチング動作を持続させることができ
る。

一実施例によれば、インダクタ１１，１２の値
は、スイツチング周波数約100kHz，電源電圧
270V，出力500VAでFETを２個並列接続した場
合に0.6μHである。

以上はFETを２個並列接続した場合について
説明したが、３個以上並列接続した場合にも、イ
ンダクタの値を選定することにより同様に実施す
ることができる。

また、インダクタの代りに抵抗を用いれば、直
流に対する電力損失が増加する欠点はあるもの
の、異常発振の防止には効果を発揮し得るので、
本考案の範囲に含まれる。

更に、今までは他励式スイツチング電源装置に
ついて述べてきたが、自励式スイツチング電源装
置についても同様の効果を発揮し得るので本考案
の範囲内に含まれる。

（考案の効果） 以上説明したように、本考案によれば小さなイ
ンダクタあるいは抵抗を付加するだけの簡単な手
段により、異常発振を防止でき、FETを破損す
ることがないから、実用上極めて効果が大であ
る。

【図面の簡単な説明】

第１図は本考案の一実施例を示す電源装置のス
イツチ回路図、第２図は従来例の電源装置の回路
図である。 １……直流電源、２……トランス、３，４……
FET、５……信号入力端子、６……駆動信号、
１１，１２……インダクタ。

Claims (1)

【実用新案登録請求の範囲】
1. 電界効果トランジスタを並列接続した電源装置
   のスイツチ回路において、直流電源＋側と直列接
   続されたトランスの１次巻線と前記電界効果トラ
   ンジスタのそれぞれのドレイン回路との間にイン
   ダクタを挿入し異常発振周波数（高周波）に対し
   て所定のインピーダンスを呈するようにしたこと
   を特徴とする電源装置のスイツチ回路。