JPH04223605A - Ｍｏｓ技術における自動利得制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＯＳ技術におけるデ
ジタル可調整増幅器を媒介とするアナログ信号、特にオ
−ディオ信号を一定振幅値に保持する自動利得制御回路
に関する。概して、アナログ信号はＡＣ信号であり、ゼ
ロまたは他の回路依存の基準値に対して正／負の信号と
して変化する。自動利得制御回路は、例えば、デジタル
信号の分解能が最適化されるためにアナログデジタル変
換機の制御特性を利用することを可能にする。

【０００２】

【従来の技術】そのような自動利得制御回路において各
信号振幅が位置する許容誤差帯域が通常特定される。こ
の許容誤差帯域またはヒステレシスゾ−ンの幅は当然ア
ナログ信号の形に依存する。信号が正弦曲線的になれば
なるほどヒステレシスゾ−ンは狭くなる。例えば、ステ
レオ副搬送波が重畳されたオ−ディオ信号の場合、ヒス
テレシスゾ−ンは、自動利得制御が歪みとなる通常の短
い信号変化に反応しないために選ばれる。

【０００３】

【発明が解決しようとする課題】欧州特許出願第３２５
　　５２５号明細書にはデジタル可調整増幅器を備えた
自動利得制御回路が開示されている。増幅器の出力は、
アナログ出力が窓比較器によって評価されるピ−ク値サ
ンプル及び保持回路に結合される。この窓比較器のヒス
テレシス範囲は窓比較器に含まれる二つの比較器のうち
の一つの基準入力に供給されるそれぞれの二つの基準の
電圧数によって決められる。二つの比較器の出力は、可
逆計数器によってデジタル可調整増幅器のデジタル制御
信号を作る制御段に供給される。異なるサンプリング率
は二つの供給されたクロック信号によって設定される。

【０００４】この従来の回路装置の欠点は、回路装置が
特に外部部品を除いたＭＯＳ技術集積回路の実行に適さ
ないことてある。比較的低いサンプリングレ−トにおい
て、サンプルにされたアナログ電圧値の保持は、要求さ
れるチップ面積の量の点からほとんど実現不可能な高い
記憶容量を要求する。

【０００５】したがって、本発明の目的は、ＭＯＳ集積
回路、特に保持装置が畜積キャパシタを必要としないＣ
ＭＯＳ集積回路に適切である自動利得制御回路を提供す
ることである。

【０００６】

【課題を解決するための手段】本発明の本質的な考えは
、アナログ信号のピ−ク値サンプル及び保持回路は窓比
較器がアナログ信号を直接供給されるので不必要となる
ことにある。高価で複雑なピ−ク値サンプル及び保持回
路の代わりに簡単なデジタル保持回路（ラッチ）のみが
窓比較器から２進出力信号に必要である。論理状態が蓄
積されなければならないだけであるのでピ−ク値サンプ
ル及び保持回路における畜積キャパシタの電荷を反転す
るための駆動回路は要求されない。

【０００７】

【実施例】欧州特許出願第３２５　　５２５号明細書で
明らかにされた回路とは異なって、図１に示された自動
利得制御回路の実施例は、しきい値検出器ｓｄ１、ｓｄ
２　によって二つの対称のヒステレシス範囲ｕ１，ｕ２
；ｕ３，ｕ４を評価する。この測定技術はオ−ディオ信
号ではよくみられるアナログ信号が制御されるｓが理想
的な正弦曲線から多少それる場合特に有効である。この
場合、両側の振幅決定は均一の制御操作に関して有効で
ある。図２に見られる二つのヒステレシス範囲は、第１
及び第４の基準しきい値ｕ１，ｕ４（外部限界値）は第
１のしきい値検出器ｓｄ１　に割当てられ、第２及び第
３の基準しきい値ｕ２，ｕ３（内部限界値）は第２のし
きい値検出器ｓｄ２　に割当てられる。例えば、二つの
しきい値検出器はそれらの信号入力がデジタル可調整増
幅器ｖ　の出力に接続され、この増幅器ｖ　の制御入力
には４ビットを含む制御信ｓｔが供給される。これは、
１６の異なる段階に利得を調節することを可能にする。 二つのしきい値検出器ｓｄ１、ｓｄ２　のそれぞれは二
つの比較器ｃ１、ｃ２；ｃ３、ｃ４を入力端に含み、そ
れぞれ二つのしきい値検出器の二つの比較器出力信号は
ゲ−トｇ１、ｇ２によって論理的に結合される。図１が
示される実施例の二つのゲ−トｇ１、ｇ２はオアゲ−ト
である。 図３の実施例はＮＡＮＤのゲ−トを使い、その場合には
の四つの比較器ｃ１からｃ４の出力は結合される前に反
転される。論理変換の原理によれば、これは論理的に等
しい。

【０００８】第１及び第３の比較器ｃ１、ｃ３の被減数
入力と第２及び第４の比較器ｃ２、ｃ４の減数入力は、
デジタル可調整増幅器ｖ　の出力に接続される。第１及
び第３の比較器ｃ１、ｃ３の減数入力は第１の基準しき
い値ｕ１及び第２の基準しきい値ｕ２それぞれを供給さ
れる。第４及び第２の比較器ｃ４、ｃ２の被減数入力は
、第３の基準しきい値ｕ３及び第４の基準しきい値ｕ４
それぞれを供給される。これは、二つのヒステレシスゾ
−ンを限定する。アナログ信号ｓ　及びｓ’がＤＣ信号
の場合、二つのヒステレシスゾ−ンはＤＣレベル数値に
対して対称になる。

【０００９】二つのしきい値検出器ｓｄ１　、ｓｄ２　
に後続して二つの２進出力信号が制御段ｂ　のデ−タ入
力に供給されるラッチｈ　が配置される。これらの供給
された信号の論理状態により内部可逆計数器ｚ　は、１
カウントだけインクレメントまたはデクレメントされ、
あるいは変化しないままでいる。増幅されたアナログ信
号ｓ’がヒステレシス範囲ｕ１，ｕ２；ｕ３，ｕ４内に
位置する場合、カウントは変化しないままである。この
計数器は第１のクロック信号より第２のクロック信号の
周波数が高い異なるパルス反復周波数の第１および第２
のクロック信号ｔ１、ｔ２を供給するクロック発生器ｔ
ｇにより制御される。異なる計数速力のために大きく増
幅された信号ｓ’の振幅の減少は非常に迅速に行われ、
そのため信号は高調波歪を有する過負荷範囲から速く抜
け出す。

【００１０】対照的に、いくつかの信号ピ−クは信号周
波数が低い場合でさえ測定インタ−バルで検出され評価
されるために振幅の増加はゆっくり起こる。測定インタ
−バルは低い周波数の第１のクロック信号ｔ１の周期に
よって決定される。すべての振幅ピ−ク位置が第２およ
び第３の基準しきい値ｕ２，ｕ３　によって決定される
内部限度範囲内の場合のみ一つのステップによって利得
が増加される。

【００１１】ラッチｈ　の異なる計数速力は第１および
第２のしきい値検出器ｓｄ１，ｓｄ２　からの出力信号
の畜積の異なるサンプリング率に相当する。第１のしき
い値検出器ｓｄ１　のサンプルのために後者の出力は第
１のＲＳフリップフロップｒ１のセット入力ｓに結合し
、そのリセット入力Ｒは第２のクロック信号ｔ２を供給
される。同様に、第２のしきい値検出器ｓｄ２　の出力
は第２のＲＳフリップフロップｒ２のセット入力ｓに結
合され、そのリセット入力Ｒは第１のクロック信号ｔ１
を供給される。第１および第２のＲＳフリップフロップ
ｒ１，ｒ２　のＱ出力Ｑはそれぞれ第１のＤフリップフ
ロップｆ１および第２のＤフリップフロップｆ２のＤ入
力に結合され、そのＱ出力Ｑは制御段Ｂのデ−タ入力の
一つの端子にそれぞれ結合される。第１のＤフリップフ
ロップｆ１のクロック入力は第２のクロック信号ｔ２を
、第２のＤフリップフロップｆ２のクロック入力は第１
または第２のクロック信号ｔ１，ｔ２　を供給される。

【００１２】ラッチｈ　の畜積手段は例えば二つのしき
い値検出器ｓｄ１，ｓｄ２　からの出力信号および二つ
のクロック信号ｔ１，ｔ２　によってコンテンションモ
−ドで重ね書きまたは消去されたアドレス可能なランダ
ムアクセスメモリでも構成されることもできる。そして
それぞれのメモリの内容は制御段ｂの入力信号として供
給する。

【００１３】二つのクロック信号ｔ１，ｔ２　のパルス
反復周波数の選択は、次の事柄により決定される。第２
のクロック信号のパルス反復周波数が高過ぎる場合、信
号ピ−クの中に多数のクロックパルスが生じる危険が生
じ、そのため後者が急速な振幅減少によって変形され高
調波歪が生じる。第２のクロック信号ｔ２のパルス反復
周波数が遅すぎる場合には振幅減少は長くなり過ぎ、信
号は過負荷範囲に長く保持される。実験は５００Ｈｚか
ら２ｋＨｚ　の範囲が第２のクロック信号ｔ２に対して
良好であることを示している。

【００１４】低い周波数の第１のクロック信号は少なく
とも１０の２から３乗による第２のクロック信号ｔ２よ
り遅い。実験は０．５Ｈｚから２Ｈｚまでの周波数範囲
が第１のクロック信号ｔ１に良好であることを示す。回
路構成のために２１０の周波数分割係数すなわち約１０
００が有利である。この場合、低い周波数の第１のクロ
ック信号ｔ１は単一２進周波数分割によるより高い周波
数の第２のクロック信号ｔ２から得られる。

【００１５】図２は、振幅が過度に大きく増幅された信
号ｓ’の波形を示す。ｔ２’　で示された範囲内で必要
な振幅減少は第２のクロック信号ｔ２のパルス反復率に
影響される。このクロック信号のパルスは小さい円を持
つと垂直の線で示されている。小さい円はデジタル可調
整増幅器ｖ　がその利得が減少していることを示し、大
きい円は利得が一定に保持していることを示す。破線は
利得減少のない波形を表す。また、非常に高い第２のク
ロック信号ｔ２のパルス反復率で増幅された信号ｓ’は
波形の部分ｓｋにより示されたように制限されることが
図のタイムチャ−トから直ちに明白である。

【００１６】図１のブロック図に図示された回路装置は
ＭＯＳ、バイポ−ラ、ディスクリ−ト、あるいはハイブ
リッド技術を使用して実現された回路部分を含む。しか
し、本発明の利点は、全体の装置が回路全体のチップ表
面の外部端子なしの小型のサブユニットを示すために主
なシステムがモノリシック集積回路として実現された場
合に特に明白になる。後者がｎチャンネル、ｐチャンネ
ルまたはＣＭＯＳ技術を使用して実現されるかどうかは
、回路全体の予定された処理速度のような他の要因によ
る。

【００１７】図３は、ＣＭＯＳ技術の第１のしきい値検
出器ｓｄ１　の回路の実施例を示す。第１および第２の
比較器ｃ１，ｃ２　は、それぞれ第１のトランスコンダ
クタンス増幅器ｋ１および第２のトランスコンダクタン
ス増幅器ｋ２である。それらのそれぞれの１入力は増幅
されたアナログ信号ｓ’を供給され、他の入力はそれぞ
れ第１の基準しきい値ｕ１および第４の基準しきい値ｕ
４を供給される。それぞれ第１および第２の比較器出力
信号である第１および第２のトランスコンダクタンス増
幅器ｋ１，ｋ２　の出力は、第１の電流差段ｄ１および
第２の電流差段ｄ２にそれぞれ結合される。

【００１８】第１のトランスコンダクタンス増幅器ｋ１
の入力段は、共通のソ−ス端子がｎチャンネル電流源を
介して負の電源電圧Ｕｓｓ　に接続されるｎチャンネル
のトランジスタ対から成る。第２のトランスコンダクタ
ンス増幅器ｋ２の入力段は、共通のソ−ス端子がｐチャ
ンネル縦続電流源を介して正の供給電圧Ｕｄｄ　に接続
されるｐチャンネルトランジスタ対から成る。このｐチ
ャンネル電流源は、第１および第２のバイアス電圧ｕｂ
１，ｕｂ２　の供給により調整される。並列に接続され
た第２のｐチャンネル電流源はｎチャンネル電流ミラ−
の入力を介して負の供給電圧Ｕｓｓ　に接続され、この
ｎチャンネル電流ミラ−の出力は第１のトランスコンダ
クタンス増幅器ｋ１用のｎチャンネル電流源として機能
する。二つのトランスコンダクタンス増幅器ｋ１，ｋ２
　の出力電流は、ｐチャンネルおよびｎチャンネル電流
ミラ−を通り第１の電流差段および第２の電流差段ｄ２
にそれぞれ結合される。第１および第２の電流差段ｄ１
、ｄ２の出力は、それぞれがＣＭＯＳ技術を使用して実
現したＮＡＮＤゲ−トｎａの入力に供給される第１およ
び第２の比較器出力信号である。このＮＡＮＤゲ−トの
出力ｊは第１のしきい値検出器ｓｄ１　の出力である。

【００１９】第２のしきい値検出器ｓｄ２　は第１のし
きい値検出器ｓｄ１　と同じ方法で実行され、したがっ
て別途記載する必要はない。第１のしきい値基準ｕ１の
代わりに第２のしきい値ｕ２は、第１の比較器に対応す
る第３の比較器の基準入力に供給され、第４のしきい値
ｕ４の代わりに第３のしきい値が第２の比較器ｃ２に対
応する第４の比較器ｃ４の指示入力に供給される。

【図面の簡単な説明】

【図１】本発明の実施例のブロック図。

【図２】関連した制御範囲とアナログ信号の波形図。

【図３】ＣＭＯＳ技術におけるの第１のしきい値検出器
の実施例の回路図。

【符号の説明】

ｖ　…デジタル可調整増幅器、ｓｄ１，ｓｄ２　…しき
い値検出器、ｈ　…ラッチ、ｂ　…制御段、ｚ　…可逆
計数器、ｓｔ…制御信号、ｔｇ…クロック発生器、ｃ１
，ｃ２，ｃ３，ｃ４　…比較器、ｇ１，ｇ２　…ゲ−ト
、ｒ１，ｒ２　…ＲＳフリップフロップ。

Claims (7)

【特許請求の範囲】
1. 【請求項１】　　デジタル可調整増幅器と、可調整ヒス
   テレシスを有する１以上のしきい値検出器と、ラッチと
   、デジタル可調整増幅器の制御のための制御信号を供給
   する可逆計数器を含む制御段と、ラッチに結合され、サ
   ンプリングクロックとして第１のクロック信号およびこ
   の第１のクロック信号より高いパルス反復周波数を有す
   る第２のクロック信号を発生するクロック発生器とを具
   備するＭＯＳ技術における自動利得制御回路において、
   デジタル可調整増幅器の出力に直接接続された第１およ
   び第２のしきい値検出器を具備し、第１および第２のし
   きい値検出器の出力は、第１のしきい値検出器および第
   ２のしきい値検出器のそれぞれにサンプルおよび保持ク
   ロックとして割当てられた第２および第１のクロック信
   号によりラッチの２進信号として保持され、ラッチの出
   力信号は制御段に結合され、可逆計数器は前記の信号の
   論理状態により１カウントだけインクレメントまたはデ
   クレメントされる、あるいは変わらないまま保持され、
   振幅増加は第１のクロック信号によって制御され、振幅
   減少は第２のクロック信号によって制御されることを特
   徴とする自動利得制御回路
2. 【請求項２】　　入力段の第１および第２の比較器を含
   む第１のしきい値検出器と、入力段の第３および第４の
   比較器を含む第２のしきい値検出器とを具備し、第１お
   よび第３の比較器の被減数入力と第２および第４の比較
   器の減数入力とはデジタル可調整増幅器の出力に接続さ
   れ、第１および第３の比較器の減数入力は第１の基準し
   きい値および第２の基準しきい値をそれぞれ供給され、
   第４および第２の比較器の被減数入力は第３の基準しき
   い値および第４の基準しきい値をそれぞれ供給され、第
   １および第２の比較器の出力は第１のゲ−トを介して結
   合され、第３および第４の比較器の出力は第２のゲ−ト
   を介して結合されていることを特徴とする請求項１記載
   の回路。
3. 【請求項３】　　ラッチは、セット入力が第１のゲ−ト
   に接続され、リセット入力が第２のクロック信号を供給
   された第１のＲＳフリップフロップと、セット入力が第
   ２のゲ−トに接続され、リセット入力が第１のクロック
   信号を供給された第２のＲＳフリップフロップと、Ｄ入
   力が第１のＲＳフリップフロップのＱ出力に接続され、
   クロック入力が第２のクロック信号を供給された第１の
   Ｄフリップフロップおよび、Ｄ入力が第２のＲＳフリッ
   プフロップのＱ出力に接続され、クロック入力が第１ま
   たは第２のクロック信号を供給される第２のＤフリップ
   フロップとを具備し、第１および第２のＤフリップフロ
   ップのＱ出力が制御段のデ−タ入力に接続されているこ
   とを特徴とする請求項２記載の回路。
4. 【請求項４】　　第１および第２のゲ−トがオアゲ−ト
   であることを特徴とする請求項２記載の回路。
5. 【請求項５】　　第１、第２、第３および第４の比較器
   の出力が反転され、第１および第２のゲ−トがＮＡＮＤ
   ゲ−トであることを特徴とする請求項２記載の回路。
6. 【請求項６】　　第１のしきい値検出器は、共通のソー
   ス端子がｎチャンネル電流源を介して供給されるｎチャ
   ンネルトランジスタ対を具備する第１のトランスコンダ
   クタンス増幅器を入力段として含む第１の比較器と、共
   通のソース端子がｐチャンネル電流源を介して供給され
   るｐチャンネルトランジスタ対を具備する第２のトラン
   スコンダクタンス増幅器を入力段として含む第２の比較
   器とを具備し、出力が第１の比較器出力信号である第１
   の電流差段にｎチャンネルトランジスタ対のドレ−ン電
   流が結合され、出力が第２の比較器出力信号である第２
   の電流差段にｐチャンネルトランジスタ対のドレ−ン電
   流が結合され、ＮＡＮＤゲ−トの二つの入力に第１およ
   び第２の比較器の出力信号が供給されることを特徴とす
   る請求項５記載の回路。
7. 【請求項７】　　第１のしきい値検出器と同一の第２の
   しきい値検出器を具備し、第１の比較器に対応する第３
   の比較器の基準入力は第２の基準しきい値に接続され、
   第２の比較器に対応する第４の比較器の基準入力は第３
   の基準しきい値に接続されることを特徴とする請求項６
   記載の回路。