JPH0422216A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ ＣＭＯＳで構成される複数の論理ゲートをカスケードに
接続した論理回路に関し、 低消費電力化の最適化を図ることができる論理回路を提
供することを目的とし、 ＣＭＯＳで構成される複数の論理ゲートがカスケードに
接続される論理回路において、入力信号のうち単位時間
当りの変化数が最も多い入力信号が入力する論理ゲート
を出力に近い側に配置するとともにスイッチングの確率
の最も高い論理ゲートを出力に近い側に配置するように
構成する。

［産業上の利用分野］ 本発明は、ＣＭＯＳで構成される論理ゲートをカスケー
ドに接続した論理回路に関する。

一般的に一つの論理式から得られる論理ゲートは無数に
考えられる。これらの論理ゲートをＣＭＯＳで構成した
場合、低消費電力化を実現するためには、論理回路全体
としてみた場合の単位時間当りのスイッチングの回数を
最小にする必要がある。

これはＣＭＯＳの論理ゲートの出力信号がＨしベルまた
はＬレベルに固定されている時の消費電力はほぼゼロで
、ＨレベルからＬレベルまたはＬレベルからＨレベルへ
の切り換わり時にのみ電力を消費するという特徴を持っ
ているからである。

［従来の技術および発明が解決しようとする課題今、第
９図に示すような論理回路を考える。

第９図において、１はＣＭＯ３より構成された論理ゲー
ト、２は同じ＜ＣＭＯ８に構成された論理ゲートであり
、これらの論理ゲート１，２はカスケードに接続されて
いる。

すなわち、入力信号ａ１と入力信号ａ２が論理ゲート１
に入力し、論理ゲート１の出力信号ｃ１と入力信号ａ３
が論理ゲート２に入力し、論理ゲート２は信号Ｃ２を出
力する。

ここで、入力信号ａｌ−ａ３の単位時間当りの変化数Ａ
１〜Ａ３が異なっているとすると、論理回路全体のスイ
ッチング回数も異なる。例えば入力信号ａ１〜ａ３の単
位時間当りの変化数Ａ１〜Ａ３がＡｌ＞Ａ２＞Ａ３のと
きはＡ３＞Ａ２＞Ａ１のときより論理回路全体のスイッ
チング回数Ｂが多くなる。また、論理ゲート１．２の出
力が変化する確率も、ゲートの種類によって異なる。

従来の論理回路にあっては、回路全体としてみた場合の
単位時間のスイッチングの回数Ｂを最小にするような論
理ゲートの配置がなされていなかった。すなわち、入力
信号ａ１〜ａ３の変化数Ａ１〜Ａ３によって論理ゲート
１，２をどの位置に配置するか、また、スイッチングの
確率の異なる論理ゲート１，２をどの位置に配置するか
について考慮されていなかった。

その結果、低消費電力化の最適化を図ることができない
という問題点があった。

本発明は、このような従来の問題点に鑑みてなされたも
のであって、低消費電力化の最適化を図ることができる
論理回路を提供することを目的とする。

［課題を解決するための手段］ 第１図は本発明の原理説明図である。

第１図において、２４はＣＭＯ３で構成される複数の論
理ゲート２１〜２３がカスケードに接続される論理回路
であり、この論理回路２４にあっては、入力信号ａ１〜
ａ４のうち単位時間当りの変化数Ａ１〜Ａ４が最も多い
入力信号が入力する論理ゲート２３を出力に近い側に配
置するとともにスイッチングの確率の最も高い論理ゲル
ト２３を出力に近い側に配置している。

［作用］ 一段の論理ゲートを考えると、入力信号ａｎの単位時間
でのスイッチングの回数Ａｎと各入力がランダムに変化
した場合の出力すの単位時間の変位数Ｂは、次式で与え
られる。

Ｂ＝ＧΣ　Ａｎ ｎ＝１ （だだし、Ｇはゲートの種類によって決まる係数） 上式により、第１図のＢを計算すると以下のようになる
。

Ｂ＝Ｇ１　（Ａ１＋Ａ２） ＋Ｇ２　　（Ｇｌ　　（Ａ１＋Ａ２）＋Ａ３）＋Ｇ３　
（Ｇ２　（Ｇｌ　（Ａ１＋Ａ２）＋Ａ３）＋Ａ４） ＝Ａ１　　（Ｇ１＋Ｇ１　・Ｇ２＋ＧＩＧ２Ｇ３）＋Ａ
２　　（Ｇ１＋Ｇ１　・Ｇ２＋ＧＩＧ２Ｇ３）＋Ａ３　
　（Ｇ２＋Ｇ２Ｇ３） ＋Ａ４Ｇ３ この式よりＢを出来るだけ小ざくするためには、変化数
の多い信号が入力するゲートを出力に近い側に配置し、
かつ、スイッチングの確率の高いものも出力に近い側に
配置すると、Ｂを最小にできることがわかる。これによ
り、低消費電力化の最適化を図ることができる。

なお、前述式にその線路の負荷容量（ＬＦ、、）をかけ
て Ｂ＝ＬＦ　　ＧΣＡｎ Ｆ！＝１ とすると、各ゲートの消費電力が、負荷容量に比例する
ので消費電力の計算の精度を上げることができる。

［実施例］ 以下、本発明の実施例を図面に基づいて説明する。

第２図〜第８図は本発明の一実施例を示す図である。

論理ゲートがカスケードに接続されている論理回路にあ
っては、信号は後段側にしか伝っていかないことに注目
する。そして単位時間内での論理回路全体のスイッチン
グの回数を以下の手順で推測する。

一段の論理ゲートを考えると、入力信号ａｎの単位時間
でのスイッチングの回数Ａｎと各入力が、ランダムに変
化した場合の出力すの単位時間の変化数Ｂは Ｂ＝ＧΣＡｎ　　　　・　・　・　・　（１）ｎ：１ が成立する。Ｇはゲートの種類によって決まる係数であ
る。

ゲートの出力が変化する確率Ｇは、ＡＮＤ、ＯＲ，ＦＯ
Ｒ，ＮＯＴのようなゲートの種類によって異なっている
。

１、ＡＮＤゲートの場合 第２図（ａ）に示すＡＮＤゲートのスイッチングの回数
ＡＩ、Ａ２と変化数Ｂの関係は、第２図（ｂ）に示され
る。

ここで、入力信号ａ１．ａ２がランダムに入力された場
合、出力すがＨレベル→ＬレベルまたはＬレベル−Ｈレ
ベルへスイッチングする確率ＧＡＮＤは第２図（ｃ）の
Ｏ印より占＝＋の確率となる。

よって、 Ｂ＝ＧＡＮＤ　　（Ａ１＋Ａ２）−４（Ａ１＋Ａ２）と
なる。

２、ＯＲゲートの場合 第３図（ａ）に示すＯＲゲートのスイッチングの回数Ａ
ｌ、Ａ２と変化数Ｂの関係は、第３図（ｂ）に示される
。

したがって、出力すが変化する確率ＧＯＲは、第３図（
ｃ）よりす晋＝＋の確率となる。

よって、 Ｂ＝ＧＯＲ（Ａ１＋Ａ２）　−−！−（Ａ１＋Ａ２）と
なる。

３、ＦＯＲゲートの場合 第４図（ａ）に示すＥＯＲゲートのスイッチングの回数
Ａ１．、Ａ２と変化数Ｂの関係は、第４図（ｂ）に示さ
れる。

したがって、出力すが変化する確率Ｇ　ＥＯＲは、よっ
て、 となる。

４、ＮＯＴゲートの場合 第５図（ａ）に示すＮＯＴゲートのスイッチングの回数
ＡＩ、Ａ２と変化数Ｂの関係は、第５図（ｂ）に示され
る。

したがって、出力すが変化する確率Ｇ　ＮＯＴは、第５
図（Ｃ）より−２−＝１となる。

よって、 Ｂ＝ＧＮＯＴ　　（Ａ）　　＝１　　（Ａ）となる。

以上のようにして、他のゲートも同様にＢを導くことが
できる。

そして、複数段の論理回路の場合、これらのＷカ（Ｂ）
が次段の入力となるので同様の計算を全ゲートに対して
繰り返して、和をもとめる。これが論理回路全体の単位
時間当りのスイッチングの回数となり、一般にこの値が
小さいほど消費電力が小さくなる。

次に、３人力２段のアンドゲートより構成される論理回
路を例にとって説明する。

まず、第６図（ａ）に示す論理回路１１にあっては、Ｃ
ＭＯ８で構成されるアンドゲート１４には、入力信号ａ
ｌ、ａ２が入力し、同じ＜ＣＭＯ８で構成されるアンド
ゲート１５にはアンドゲート１４の出力信号ｃｌと入力
信号ａ３が入力し、アンドゲート１５は信号Ｃ２を出力
する。

次に、第６図（ｂ）に示す論理回路１２にあっては、ア
ンドゲート１４には入力信号ａ２．ａ３が入力し、アン
ドゲート１５にはアンドゲート１４の出力信号ｃ３と入
力信号ａ１が入力し、アンドゲート１５は信号ｃ４を出
力する。

次に、第６図（ｃ）に示す論理回路１３にあっては、ア
ンドゲート１４には入力信号ａｌ、　　Ｂ３が入力し、
アンドゲート１５にはアンドゲート１４の出力信号ｃ５
と入力信号ａ２が入力し、アンドゲート１５は信号ｃ６
を出力する。

入力信号ａ１〜ａ３の波形は、第７図に示すようになっ
ており、単位時間当りのスイッチングの回数Ａ１〜Ａ３
はａｌで２回、Ｂ２で４回、Ｂ３で８回となっている。

そして、各出力信号０１〜ｃ６の各波形は、第８図に示
すようになる。

それぞれの論理回路１１〜１３で何回スイッチングを行
っているか数えると、 論理回路１１の場合 ｃｌと０２の出力を見て　　４回 論理回路１２の場合 ｃ３とｃ４の出力を見て　　６回 論理回路１３の場合 ｃ５と０６の出力を見て　　６回 となり論理回路１１の場合が一番スイツチングの回数が
少なく消費電力も小さいということがわかる。

次に、前述の式（１）より計算してみると、スイッチン
グの回数Ａｎは Ａ１＝２ Ａ２＝４ Ａ３＝８ とする。

次に、ゲートの種類はアンドゲートのため、前述の例よ
り ＧＡＮＤ　−−ｒｚ となる。

これより８１〜Ｂ３は ；１０ Ｂ３−−（２＋８）十上（±（２＋８）　＋４）＝２　
　　　　　　　２　２ ＝上度＝９．５ となり、Ｂ１すなわち、１１の論理回路が一番消費電力
が小さいと考えられ、これは、前述の波形のスイッチン
グ回数からの結果と一致している。

これより式（１）の計算と回路変更を繰り返し行うこと
により低消費電力の最適化を自動的に行うことができる
。

このように、全入力の単位時間の変化数から、確率的に
全回路の単位時間当りの変化数を求め、この値が小さく
なるように変化数の多い信号が入力するゲートと、スイ
ッチングの確率の高いゲートを、出力に近い側に配置す
ることにより、低消費電力の最適化を図ることができる
。

［発明の効果］ 以上説明してきたように、本発明によれば、回路全体と
してみた場合の単位時間のスイッチングの回数が最小と
なるように、論理ゲートを配置するようにしたため、低
消費電力の最適化を図ることができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図（ａ　−ｃ　）は本発明の一実施例を示すアンド
ゲートの説明図、 第３図（ａ　−ｃ　）はオアゲートの説明図、第４図（
ａ　−ｃ　）はＥＯＲゲートの説明図、第５図（ａ　−
Ｃ）はノットゲートの説明図、第６図（ａ−ｃ）は３人
力２段の論理回路を示す図、 第７図は入力波形を示す図、 第８図は出力波形を示す図、 第９図は従来例を示す図である。 図中、 １１．１２，１３．２４；論理回路 １４．１５；アンドゲート ２１．２２．２３；論理ゲート 不光明の譜Ｊｉ硯日汽口 第１図 （Ｃ） ！ＥＩＦｌｆｌ−災物１ヲ１１と、↑１アフドテ”−ト
の凝明園第２図 （ａ） （ｂ） （Ｃ） イアア゛−Ｆの晶か八図 第３図 （ａ） （ｂ） （Ｃ） ＥＯＲ７−トのもかｎ９ 第４図 （Ｃ） ハツトτ−Ｆのるｉ間口 第５図 （Ｃ） ３人ｎ２１＊の臨上を回陀ど牟１３ 第６図 Ｘ７Ｉ六わ８ホ可面 第７図 よｎ仮形名竿１回 第８図 吸水９１１８庁・１目 第９図

Claims (1)

1. 【特許請求の範囲】 　ＣＭＯＳで構成される複数の論理ゲート（２１〜２３
   ）がカスケードに接続される論理回路（２４）において
   、 入力信号ａ１〜ａ４のうち単位時間当りの変化数Ａ１〜
   Ａ４が最も多い入力信号（ａ４）が入力する論理ゲート
   （２３）を出力に近い側に配置するとともにスイッチン
   グの確率の最も高い論理ゲート（２３）を出力に近い側
   に配置するようにすることを特徴とする論理回路。