JPH0419775Y2 - - Google Patents
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- Publication number
- JPH0419775Y2 JPH0419775Y2 JP1987081797U JP8179787U JPH0419775Y2 JP H0419775 Y2 JPH0419775 Y2 JP H0419775Y2 JP 1987081797 U JP1987081797 U JP 1987081797U JP 8179787 U JP8179787 U JP 8179787U JP H0419775 Y2 JPH0419775 Y2 JP H0419775Y2
- Authority
- JP
- Japan
- Prior art keywords
- lead terminals
- board
- long hole
- electronic component
- lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000003780 insertion Methods 0.000 claims description 21
- 230000037431 insertion Effects 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 5
- 229910000679 solder Inorganic materials 0.000 claims description 3
- 238000005476 soldering Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Coupling Device And Connection With Printed Circuit (AREA)
- Multi-Conductor Connections (AREA)
Description
【考案の詳細な説明】
〈産業上の利用分野〉
本考案は、SIP(Single In−Line Package)
型混成集積回路のような電子部品に係り、詳しく
は電子部品の端子構造に関する。
型混成集積回路のような電子部品に係り、詳しく
は電子部品の端子構造に関する。
〈従来技術〉
従来のSIP型混成集積回路の外観構造を第4図
および第5図に示す。
および第5図に示す。
これらの図に示すように、SIP型混成集積回路
12は、本体部21の一側面21aから並列状に
引き出された多数のリード端子22、…を有す
る。
12は、本体部21の一側面21aから並列状に
引き出された多数のリード端子22、…を有す
る。
上記電子部品12を回路基板24に実装する場
合、第5図に示すように、リード端子22は、各
リード端子22に対応して同じ数だけ形成された
基板24の挿入孔24aに挿入された後、基板2
4反対面側の電極パターン(図示せず)に半田付
けされる。
合、第5図に示すように、リード端子22は、各
リード端子22に対応して同じ数だけ形成された
基板24の挿入孔24aに挿入された後、基板2
4反対面側の電極パターン(図示せず)に半田付
けされる。
〈考案が解決しようとする問題点〉
ところで、リード端子22は運送中に外力が加
わる等の理由でその並列状態が不揃いになりやす
く、リード端子22が不揃いになると、挿入孔2
4aへ挿入しにくくなり、基板24への実装の作
業性を悪化させた。
わる等の理由でその並列状態が不揃いになりやす
く、リード端子22が不揃いになると、挿入孔2
4aへ挿入しにくくなり、基板24への実装の作
業性を悪化させた。
このような不揃いのリード端子22であつても
挿入が容易に行える構造として、第6図に示すよ
うに、挿入孔25aに沿つて長孔25bを形成し
た基板25が用いられた。しかしながら、このよ
うな構成によれば確かにリード端子22の挿入は
容易に行えるものの、リード端子22が不揃いで
あると挿入後にリード端子22を対応する個所に
位置決めすることが難しく、半田付け不良が発生
した。
挿入が容易に行える構造として、第6図に示すよ
うに、挿入孔25aに沿つて長孔25bを形成し
た基板25が用いられた。しかしながら、このよ
うな構成によれば確かにリード端子22の挿入は
容易に行えるものの、リード端子22が不揃いで
あると挿入後にリード端子22を対応する個所に
位置決めすることが難しく、半田付け不良が発生
した。
本考案はこのような従来の問題点に鑑み、電子
部品のリード端子の不揃いをなくし、基板実装時
の作業性を向上させ、かつ接続を確実にすること
を目的とする。
部品のリード端子の不揃いをなくし、基板実装時
の作業性を向上させ、かつ接続を確実にすること
を目的とする。
〈問題点を解決するための手段〉
本考案は、上記目的を達成するために、電子部
品の基板への実装構造を、複数のリード端子が本
体部から並列状に引き出され、かつ、前記リード
端子の先端部どうしが連結部材で連結された電子
部品が、リード端子挿入用の長孔が形成され、か
つ、その長孔の長手方向の側部に前記リード端子
それぞれの挿入案内のための挿入溝それぞれが形
成された基板に、前記リード端子のそれぞれが前
記基板の表面側から長孔に挿入溝それぞれに沿つ
て挿入され、それらリード端子の挿入端が前記基
板の裏面側パターンに半田により固着されて実装
される構造とした。
品の基板への実装構造を、複数のリード端子が本
体部から並列状に引き出され、かつ、前記リード
端子の先端部どうしが連結部材で連結された電子
部品が、リード端子挿入用の長孔が形成され、か
つ、その長孔の長手方向の側部に前記リード端子
それぞれの挿入案内のための挿入溝それぞれが形
成された基板に、前記リード端子のそれぞれが前
記基板の表面側から長孔に挿入溝それぞれに沿つ
て挿入され、それらリード端子の挿入端が前記基
板の裏面側パターンに半田により固着されて実装
される構造とした。
〈作用〉
上記構成によれば、連結部材により各リード端
子の不揃いが防止され、その各リード端子が基板
の長孔のそれぞれの挿入溝に挿入されることによ
り基板の所定位置に導かれ、確実な半田付けが可
能となる。
子の不揃いが防止され、その各リード端子が基板
の長孔のそれぞれの挿入溝に挿入されることによ
り基板の所定位置に導かれ、確実な半田付けが可
能となる。
〈実施例〉
以下本考案の詳細を図示の実施例に基づいて説
明する。第1図および第2図は本考案の一実施例
に係り、第1図は用いられる電子部品の正面図、
第2図は本考案の基板への挿入状態を示す斜視図
である。
明する。第1図および第2図は本考案の一実施例
に係り、第1図は用いられる電子部品の正面図、
第2図は本考案の基板への挿入状態を示す斜視図
である。
これらの図に示す電子部品はSIP型混成集積回
路であつて、この集積回路11は、本体部1と多
数のリード端子2からなり、リード端子2は本体
部1の一側面1aから並列状に引き出されてい
る。そして各リード端子2は、隣り合うものどう
しが実装後のカツト位置A(図における1点鎖線)
より先端側において連結部材3で連結されてい
る。この例では、連結部材3はリード端子2と一
体の金属板材であり、リード端子2を分離する前
のフープ材に予め設けられているリード端子2間
の連結部をそのまま利用している。
路であつて、この集積回路11は、本体部1と多
数のリード端子2からなり、リード端子2は本体
部1の一側面1aから並列状に引き出されてい
る。そして各リード端子2は、隣り合うものどう
しが実装後のカツト位置A(図における1点鎖線)
より先端側において連結部材3で連結されてい
る。この例では、連結部材3はリード端子2と一
体の金属板材であり、リード端子2を分離する前
のフープ材に予め設けられているリード端子2間
の連結部をそのまま利用している。
上記構成において、各リード端子2どうしは連
結部材3で連結されているので、不揃いが生じに
くく、外力が加わつても並列状態に保たれる。
結部材3で連結されているので、不揃いが生じに
くく、外力が加わつても並列状態に保たれる。
この集積回路11の基板への実装時には、長孔
4aを有する回路基板4を用い、集積回路11の
リード端子2を長孔4aに挿入し、長孔4aの一
側にある挿入溝4bに嵌入させ、基板4反対面側
のパターン電極(図示せず)に半田付けする。そ
の後、連結部材3より本体部1側に設定されたカ
ツト位置Aで切断する。この場合、リード端子2
は揃つているから、長孔4aの幅は従来のものよ
り狭い幅でよく、また各リード端子2は、対応す
る挿入溝4bにすべて嵌入することができるか
ら、半田接続を確実にできる。
4aを有する回路基板4を用い、集積回路11の
リード端子2を長孔4aに挿入し、長孔4aの一
側にある挿入溝4bに嵌入させ、基板4反対面側
のパターン電極(図示せず)に半田付けする。そ
の後、連結部材3より本体部1側に設定されたカ
ツト位置Aで切断する。この場合、リード端子2
は揃つているから、長孔4aの幅は従来のものよ
り狭い幅でよく、また各リード端子2は、対応す
る挿入溝4bにすべて嵌入することができるか
ら、半田接続を確実にできる。
ところで、上記実施例においてはすべてのリー
ド端子2どうしが電気的に短絡しているので、特
性試験を行なう場合は不便である。そこで考えら
れたのが第3図に示す実施例で、この実施例では
連結部材を絶縁性の別部材5(紙、プラスチツ
ク、樹脂など)で構成している。この実施例によ
れば、連結部材5が絶縁性のためリード端子2ど
うしが短絡せず、したがつて特性試験が支障なく
できる。
ド端子2どうしが電気的に短絡しているので、特
性試験を行なう場合は不便である。そこで考えら
れたのが第3図に示す実施例で、この実施例では
連結部材を絶縁性の別部材5(紙、プラスチツ
ク、樹脂など)で構成している。この実施例によ
れば、連結部材5が絶縁性のためリード端子2ど
うしが短絡せず、したがつて特性試験が支障なく
できる。
なおDIP型混成集積回路のような他のタイプの
電子部品においても本考案を実施できることはい
うまでもない。
電子部品においても本考案を実施できることはい
うまでもない。
〈効果〉
本考案によれば、リード端子の不揃いが防止さ
れ、実装時にリード端子を基板の挿入部に挿入し
やすくなるので、作業性が改善できる。
れ、実装時にリード端子を基板の挿入部に挿入し
やすくなるので、作業性が改善できる。
さらに、各リード端子をすべて基板の長孔の挿
入溝に沿つて対応個所に挿入できるので、半田付
けも確実になり、半田付け不良が低減できる。
入溝に沿つて対応個所に挿入できるので、半田付
けも確実になり、半田付け不良が低減できる。
とくに、リード端子の不揃いが防止され、しか
も長孔の挿入溝に沿つて基板の所定位置に容易に
挿入できるので、基板の挿入部である長孔の幅は
小さくてもよく、そのため基板強度の低下が抑え
られ、基板の部品実装密度も向上できる。
も長孔の挿入溝に沿つて基板の所定位置に容易に
挿入できるので、基板の挿入部である長孔の幅は
小さくてもよく、そのため基板強度の低下が抑え
られ、基板の部品実装密度も向上できる。
第1図、第2図は一実施例に係り、第1図は本
考案において用いる電子部品の正面図、第2図は
本考案の基板への挿入状態を示す斜視図である。
第3図は電子部品の別実施例の正面図である。第
4図ないし第6図は従来例に係り、第4図は電子
部品の正面図、第5図は基板への挿入状態を示す
斜視図、第6図は回路基板の斜視図である。 1……本体部、2……リード端子、3,5……
連結部材、4……基板、4a……長孔、4b……
挿入溝。
考案において用いる電子部品の正面図、第2図は
本考案の基板への挿入状態を示す斜視図である。
第3図は電子部品の別実施例の正面図である。第
4図ないし第6図は従来例に係り、第4図は電子
部品の正面図、第5図は基板への挿入状態を示す
斜視図、第6図は回路基板の斜視図である。 1……本体部、2……リード端子、3,5……
連結部材、4……基板、4a……長孔、4b……
挿入溝。
Claims (1)
- 【実用新案登録請求の範囲】 複数のリード端子が本体部から並列状に引き出
され、かつ、前記リード端子の先端部どうしが連
結部材で連結された電子部品が、 リード端子挿入用の長孔が形成され、かつ、そ
の長孔の長手方向の側部に前記リード端子それぞ
れの挿入案内のための挿入溝それぞれが形成され
た基板に、 前記リード端子のそれぞれが前記基板の表面側
から長孔に挿入溝それぞれに沿つて挿入され、そ
れらリード端子の挿入端が前記基板の裏面側パタ
ーンに半田により固着されて実装される電子部品
の基板への実装構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1987081797U JPH0419775Y2 (ja) | 1987-05-28 | 1987-05-28 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1987081797U JPH0419775Y2 (ja) | 1987-05-28 | 1987-05-28 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63188931U JPS63188931U (ja) | 1988-12-05 |
JPH0419775Y2 true JPH0419775Y2 (ja) | 1992-05-06 |
Family
ID=30933860
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1987081797U Expired JPH0419775Y2 (ja) | 1987-05-28 | 1987-05-28 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0419775Y2 (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62118555A (ja) * | 1985-11-19 | 1987-05-29 | Oki Electric Ind Co Ltd | 集積回路パツケ−ジ |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5893974U (ja) * | 1981-12-18 | 1983-06-25 | 双葉電子工業株式会社 | 表示装置 |
JPS6092848U (ja) * | 1983-11-30 | 1985-06-25 | 松下電工株式会社 | 半導体装置 |
JPS61106041U (ja) * | 1984-12-18 | 1986-07-05 |
-
1987
- 1987-05-28 JP JP1987081797U patent/JPH0419775Y2/ja not_active Expired
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62118555A (ja) * | 1985-11-19 | 1987-05-29 | Oki Electric Ind Co Ltd | 集積回路パツケ−ジ |
Also Published As
Publication number | Publication date |
---|---|
JPS63188931U (ja) | 1988-12-05 |
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