JPH04195795A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

〔産業上の利用分野〕

この発明は、半導体記憶装置に関し、例えば、バイポー
ラ・ＣＭＯＳダイナミック型ＲＡＭ及びシリアルアクセ
スメモリ等に利用して特に有効な技術に関するものであ
る。 〔従来の技術〕 ｌ素子型のダイナミック型メモリセルが格子状に配置さ
れてなるメモリアレイと、バイポーラ・０ＭＯ５（以下
、Ｂｉ−０ＭＯ５と略す）からなる周辺回路とを備え、
回路の高集積化及び低消費電力化を図りつつ動作の高速
化を実現したＢｉ・ＣＭＯＳダイナミック型ＲＡＭがあ
る。 Ｂｔ−ＣＭＯＳダイナミ、り型ＲＡＭは、いわゆるアド
レスノンマルチプレクス方式を採り、アドレス信号の所
定ビットが順次変化されることで複数のアドレスに対す
る読み出し又は書き込み動作を連続的に実行するいわゆ
るスタティックカラムモードを有する。 一方、ファイルメモリやｉｌｌ／ｉバフファメモリ等に
供され、一連の記憶データをシリアルに出力又は入力す
るためのシリアルモードを有するシリアルアクセスメモ
リがある。 スタティックカラムモードを有するＢ１−ＣＭＯＳダイ
ナミック型ＲＡＭについては、例えば、＊ｍ平１−６５
８４１号等に記載されている。また、シリアルモードを
有するシリアルアクセスメモリについては、例えば、１
９８５年２月１１付のＣ日経エレクトロニクス」第２１
９頁〜＠２３９頁に記載されている。 〔発明が解決しようとする課題〕 上記に記載される従来のＢ１−ＣＭＯＳダイナミック型
ＲＡＭにおいて、スタティックカラムモードによる読み
出し動作すなわちリードサイクルは、＠７図に例示され
るように、チアブイネーブル信号ＣＥＢ及び出力イネー
ブル信号ＯＥＢがロウレベルに固定されかつ３ビツトの
２アドレス信号ＡＺＯ〜ＡＺ２が順次変化されることに
よって実行される。このとき、リードサイクルのサイク
ルタイムｌｚｃは、データ出力端子ｐｏｕｔから出力さ
れる読み出しデータの所要保持時間をｔｏ−とし、Ｂ１
−ＣＭＯＳダイナミック型ＲＡＭの２アドレス信号から
のアクセスタイム及びデータ残留時間をそれぞれＬＭ及
びｔｏ８とするとき、ｔｚｃ≧＠　ＡＡ　＋ＣＯＮ　−
ＣＯＨなる関係を必要条件とする。また、２アドレス信
号ＡＺＯ〜ＡＺ２は、スタティックカラムモードによる
リードサイクル又はライトサイクルが終了するまでの間
、つまりはチアブイネーブル信号ＣＥＢがハイレベルに
戻されてから所定の時間が経過するまでの間、保持され
なくてはならず、これがすべての動作モードに対するア
ドレス保持時間ｔＡＨとして仕様化されている。 周知のように、Ｚアドレス信号からのアクセスタイムｔ
Ｍは、２アドレス信号のスキューもあって、比較的大き
な値となる。また、スタテイ７クカラムモードの書き込
み動作すなわちライトサイクルにおいては、上記アクセ
スタイムｔＭに加えてライトイネーブル信号ＷＥＢと書
き込みデータとの間のセントアップ時間及びホールド時
間を考慮しなくてはならない、これらの結果、Ｂ＋−Ｃ
ＭＯＳダイナミック型ＲＡＭのスタテイ、フカラムモー
ドのサイクルタイムが長くなりそのデータレートが制限
されるとともに、アドレス保持時間ｔＡＨによって単一
アクセスモードのサイクルタイムまでもが遅くなり、ユ
ーザの使い勝手が悪くなるという問題が生じた。 一方、シリアルアクセスメモリのシリアルモードは、第
８図のリードサイクルに例示されるように、専用のシリ
アルクロック信号ＳＣに同期して実行される。このとき
、出力イネーブル信号ＯＥＢ又はライトイネーブル信号
ＷＥＢは、シリアルクロック信号ＳＣが例えばロウレベ
ルとされるときを見計らってロウレベルとされ、これに
よってシリアルアクセスメモリのシリアル出力又は入力
動作が開始される。その結果、シリアルアクセスメモリ
は、シリアルクロック信号ＳＣを入力するための外部端
子を必要とし、出カイネーブル信号ＯＥＢ及びライトイ
ネーブル信号ＷＥＢを所定の条件でロウレベルとするた
めのタイミング管理を必要とする。これらのことは、特
にランダムアクセスポートをあわせ持つマルチボートＲ
ＡＭやデータレートが極めて高速化されたシリアルアク
セスメモリ等において、その外部端子の割り当てを困短
としまた高速化を制限する原因となる。 この発明の第１の目的は、アドレスノンマルチプレクス
方式を採りかつアドレス信号が変化されることを必要と
せずに複数のアドレスに対する連続書き込み又は読み出
し動作を実行しうるＢｉ・ＣＭＯＳダイナミック型ＲＡ
Ｍ等の半導体記憶装置を提供することにある。 この発明の第２の目的は、Ｂ１−ＣＭＯＳダイナミック
型ＲＡＭ等の単一アクセスモードを含む動作モードのサ
イクルタイムを短縮し、その使い勝手を良くすることに
ある。 この発明の第３の目的は、専用のシリアルクロック信号
を必要とせずシリアル出力又は入力動作を実行しうるシ
リアルアクセスメモリ等の半導体記憶装置を提供するこ
とある。 この発明の第４の目的は、シリアルアクセスメモリ等の
外部端子数を削減し、そのデータレートを高速化するこ
とにある。 この発明の前記ならびにその他の目的と新規な特徴は、
この明ＩＩ署の記述及び添付図面から明らかになるであ
ろう。 Ｃ１ｊｌＨｔを解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を？Ｍ単に説明すれば、下記の通りである。 すなわち、Ｂｉ−ｃＭＯｓダイナミ７り型ＲＡＭ及びシ
リアルアクセスメモリ等における連続書き込み又は読み
出し動作を、起動制御信号として設けられる出力イネー
ブル信号又はライトイネーブル信号の論理レベルを繰り
返し変化させることによって実現するものである。 ０作　用〕 上記手段によれば、アドレス信号が変化されることを必
要とせず又は専用のシリアルクロック信号等を必要とせ
ずに、複数のアドレスに対する連続書き込み又は読み出
し動作を実行しうるＢｉ・ＣＭＯＳダイナミック型ＲＡ
Ｍ及びシリアルアクセスメモリを実現できる。その結果
、Ｂ１−ＣＭＯＳダイナミック型ＲＡＭ等の単一アクセ
スモードを含む動作モードのサイクルタイムを短縮しそ
の使い勝手を良くすることができるとともに、シリアル
アクセスメモリの外部端子を削減しそのデータレートを
高速化することができる。 〔実施例１〕 第３図には、この発明が通用された１３ｉ−ｃＭｏＳダ
イナミンク型ＲＡＭの−実り例のブロック図が示されて
いる。また、第１図には、第３図のＢ１−ＣＭＯＳダイ
ナミック型ＲＡＭのストリームモードによるリードサイ
クルの一実施例のタイミング図が示され、第２図には、
そのストリームモードによるライトサイクルの−実り例
のタイミング図が示されている。これらの図をもとに、
この実施例のＢ１−ＣＭＯＳダイナミック型ＲＡＭの構
成と動作の概要ならびにその特徴について説明する。な
お、第３図の各ブロックを構成する回路素子は、特に制
限されないが、単結晶シリコンのような１個の半導体基
板上に形成される。 第３図において、この実施例の８１・ＣＭＯＳダイナミ
ック型ＲＡＭは、特に制限されないが、半導体基板上の
大半の面積を占めて配置されるメモリモジュールＭＯＤ
を備える。このメモリモジュールＭＯＤは、特に制限さ
れないが、図示されない４１１のメモリマットを備え、
各メモリマットは、メモリアレイとＸアドレスデコーダ
ならびにカラムスイッチ及びＹアドレスデコーダを含む
。 メモリモジュールＭＯＤは、さらに、上記４個のメモリ
マットに対応して２価ずつ設けられる合計８個のメイン
アンプＭＡＯ〜ＭＡ７を備える。これらのメインアンプ
は、特にｗｉ限されないが、対応する２組の書き込み相
補共通データ線又は読み出し相補共通データ線を介して
、メモリモジュールＭＯＤの対応するカラムスイッチつ
まりは対応するメモリアレイの指定される２個のメモリ
セルに接続される。これによ°す、メモリモジュールＭ
ＯＤの合計８個のメモリセルとメインアンプＭＡＯ〜Ｍ
Ａ７が選択的に接続状態とされる。 なお、メモリモジュールＭＯＤの具体的回路構成とその
動作については、この発明と直接関係がないため、割愛
する。 Ｂ　ｉ　−ＣＭＯＳダイナミー／　り型ＲＡＭには、特
に制限されないが、アドレス入力端子ＡＸＯ〜ＡＸｉを
介してｉ＋ｌビットのＸアドレス信号ＡＸＯ〜ＡＸｉが
供給され、アドレス入力端子ＡＹＯ〜ＡＹｊを介してｊ
＋１ビットのＹアドレス信号ＡＹＯ〜ＡＹｊが供給され
る。このうち、Ｘアドレス信号ＡＸＯ〜ＡＸｉは、内部
制御信号ＸＬに従ってＸアドレスバフファＸＡＢに取り
込まれ、ＸプリデコーダＸＰＤによって２ビツト又は３
ピントずつ組み合わされてデコードされた後、Ｘプリデ
コード信号としてメモリモジュールＭＯＤの各Ｘアドレ
スデコーダに供給される。同様に、Ｙアドレス信号ＡＹ
Ｏ〜ＡＹｊは、内部制御信号ＹＬに従ってＹアドレスバ
７ファＹＡＢに取り込まれ、ＹプリデコーダＹＰＤによ
って２ピント又は３ビツトずつ組み合わされてデコード
された後、Ｙプリデコード信号としてメモリモジエール
ＭＯＤの各Ｙアドレスデコーダに供給される。 これにより、メモリモジュールＭＯＤでは、Ｘアドレス
信号ＡＸＯ〜ＡＸｉ及びＹアドレス信号ＡＹＯ〜ＡＹｊ
によって指定される８個のメモリセルが同時に動作状態
とされ、対応するカラムスイッチを介してメインアンプ
ＭＡＯ〜ＭＡ７に選択的に接続される。 Ｂ　１−ＣＭＯＳダイナミック型ＲＡＭには、さらにア
ドレス入力端子ＡＺＯ〜ＡＺ２を介して３ピントの２ア
ドレス信号ＡＺＯ−ＡＺ２が供給される。これらの２ア
ドレス信号は、内部Ｍ鍵信号ＺＬに従って２アドレスバ
ツフアカウンタＺＡＢＣに取り込まれ、メインアンプ選
択回路ＭＡＳＬによってデコードされる。このメインア
ンプ選択回路ＭＡＳＬの出力信号は、メインアンプ選択
信号ｚＯ〜ｚ７として、対応するメインアンプＭＡＯ〜
ＭＡ？ならびにデータセレクタＤＳ２０−ＤＳ２３及び
ＤＳ８に供給される。これにより、メインアンプＭＡＯ
−ＭＡ７が所定の組み合わせで選択的に動作状態とされ
、あるいにその出力信号がデータ出力バッファＤＯＢＯ
−ＤＯＢ３を介して選択的に出力される。 ここで、この実施例のＢ１−ＣＭＯＳダイナミック型Ｒ
ＡＭは、特に制限されないが、所定の結合配線が選択的
に形成されることで、選択的に×４ピント又は×１ビッ
ト構成とされる。 すなわち、第３図に実線で示される結合配線が形成され
るとき、Ｂ１−ＣＭＯＳダイナミック型ＲＡＭはいわゆ
る×４と、ト構成とされ、記憶データは４個のデータ入
出力端子１００−１０３を介して４ビツトずつ同時に入
出力される。このとき、メインアンプ選択信号２０−２
７は、２アドレス信号ＡＺ２に従って選択的にかつ４ビ
ツトずつ同時に形成される。したがって、ＢＭ−ＣＭＯ
Ｓダイナミック型ＲＡＭの書き込みモードにおいて、デ
ータ入出力端子１００〜ＩＯ３からデータ人カバソファ
ＤＩＢＯ〜ＤＩＢ３を介して入力される４ピントの暑き
込みデータは、隣接する２１ＷｊのメインアンプＭＡＯ
及びＭＡＩないしＭＡ６及びＭＡ７のうちのいずれか一
方を介して、メモリモシェー／ＩｚＭＯＤの指定された
４１！ｌのメモリセルに同時に書き込まれる。また、Ｂ
　１−ＣＭＯＳダイナミック型ＲＡＭの読み出しモード
において、メモリモジエールＭＯＤの指定された８個の
メモリセルからメインアンプＭＡＯ〜ＭＡ７を介して出
力される読み出し信号は、対応するデータセレクタＤＳ
２０〜ＤＳ２３によってそれぞれ二者択一選択された後
、対応するデータ出カバ７フアＤＯＢＯ〜ＤＯＢ３なら
びにデータ入出力端子１００〜１０３を介して外部に送
出される。 一方、第３図に点線で示される結合配線が形成されると
き、Ｂ１−ＣＭＯＳダイナミック型ＲＡＭはいわゆる×
１ビット構成とされ、記憶データはデータ入力端子Ｄｉ
ｎを介して１ビツトずつ入力され、またデータ出力端子
Ｄｏｕｔを介して１ビツトずつ出力される。このとき、
メインアンプ選択信号ＺＯ〜ｚ７は、３ビツトのＺアド
レス信号ＡＺＯ〜＾ｚ２に従って択一的に形成される。 したがって、Ｂ１・ＣＭＯＳダイナミックＦＲＡＭの書
き込みモードにおいて、データ入力端子Ｄｉｎからデー
タ入カバ７フアＤＩＢＯを介して入力されるｌビットの
畜き込みデータは、メインアンプＭＡＯ〜ＭＡ７のうち
のいずれか一つを介して、メモリモジエールＭＯＤの指
定された１１ｍのメモリセルに書き込まれる。また、Ｂ
　ｉ　−ＣＭＯＳダイナミック型ＲＡＭの読み出しモー
ドにおいて、メモリモジュールＭＯＤの指定された８ｆ
ｌのメモリセルからメインアンプＭＡＯ〜ＭＡ７を介し
て出力される読み出し信号は、データセレクタＤＳ８に
よって択一的に選択された後、データ出カバフファＤＯ
Ｂ１及びデータ出力端子１）ｏｕｔを介して外部に送出
される。 ところで、この実施例のＢ１−ＣＭＯＳダイナミック型
ＲＡＭは、それが×１ビット構成とされるとき、メモリ
モジュールＭＯＤの指定された８個のメモリセルに対す
る読み出し又は書き込み動作を一目の起動期間内におい
て連続的に実行するためのストリームモードを有する。 このストリームモードにおいて、上記２アドレスバ７フ
アカウンタＺＡＢＣはいわゆるアドレスカウンタとして
用いられ、これによってメインアンプＭＡＯ〜ＭＡ７が
順次指定される。 以下、第１図及び第２図をもとに、Ｂｉ・ＣＭＯＳダイ
ナミック型ＲＡＭのストリームモードの詳細を説明する
。 Ｂ１−ＣＭＯＳダイナミック型ＲＡＭがストリームモー
ドによるリードサイクルとされる場合、第１図に示され
るように、チップイネーブル信号ＣＥＢがロウレベルと
されるのに先立ってライトイネーブル信号ＷＥＢがハイ
レベルとされ、Ｘアドレス信号ＡＸＯ〜ＡＸｉ及びＹア
ドレス信号ＡＹＯ〜ＡＹｊならびに２アドレス信号ＡＺ
Ｏ〜Ａｚ２がそれぞれアドレスＸａ及びｙａならびに２
１なる組み合わせをもって供給される。また、やや遅れ
て出力イネーブル信号ＯＥＢがロウレベルとされ、さら
に所定の周期をもって繰り返しその論理レベルが変化さ
れる。 Ｂ　ｉ　−ＣＭＯＳダイナミック型ＲＡＭでは、チップ
イネーブル信号ＣＥＢがロウレベルに変化されることで
、まず内部制御信号ＸＬ及びＹＬならびにＺＬが形成さ
れ、引き続いてメモリモジエールＭＯＤのＸアドレスデ
コーダ及びＹアドレスデコーダを活性化するための図示
されない内部１ｉ１ａｌ信号が形成される。これにより
、メモリモジエールＭＯＤのアドレス（ｚａ−ｙａ）に
対応する８個のメモリセルが同時に選択状態とされると
ともに、２アドレスバ７フアカウンタＺＡＢＣの計数値
が初期値ｚａに投定される。 メモリモジュールＭＯＤの指定された８　（ｍのメモリ
セルの読み出し信号は、対応するメインアンプＭＡＯ〜
ＭＡ７によって増幅され、その出力ラッチに保持される
。そして、山カイネーブル信号ＯＥＨの最初の立ち下が
リエ、ジにおいて、まず２アドレスバツフアカウンタＺ
ＡＢＣの初期値８ａに対応するメインアンプ選択信号ｚ
Ｏ〜ｚ７が択一的にハイレベルとされる。その結果、対
応するメインアンプＭＡＯ〜ＭＡ７の出力信号すなわち
読み出し信号（ｚ　ａ）がデータセレクタＤＳ８によっ
て択一的に選択され、データ出力端子り。 ｕｔを介して出力される。 次に〜出力イネーブル信号ＯＥＢの論理レベルが繰り返
し変化されると、Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭ
では、出力イネーブル信号ＯＥＢの立ち上がりに同期し
て内部制御信号ＣＵが形成され、２アドレスバツフアカ
ウンタＺＡＢＣの計数値が更新される。このため、デー
タ出力端子Ｄｏｕｔには、出力イネーブル信号ＯＥＢの
立ち下がりエツジから所定のアクセスタイムｔＡｏが経
過した時点で、２アドレスパンフアカウンタＺＡＢＣの
計数値ｘ　ａ　＋ｌ　＃　ｘ　ａ　＋　７に対応するメ
インアンプＭＡＯ〜ＭＡ７の出力信号すなわち読み出し
データ（ｚａ＋１）　〜（ｚａ＋７）が順次出力される
。 ここで、ストリームモードによるリードサイクルのサイ
クルタイムｔｏｃは、Ｂ１−ＣＭＯＳダイナミック型Ｒ
ＡＭの出力イネーブル信号ＯＥＢに対するアクセスタイ
ム及び回復時間をそれぞれｔ葡及びｔｐｃとし、読み出
しデータの所要保持時間ならびに出カイネーブル信％Ｏ
ＥＨに対するデータ残留時間をそれぞれｔ□−及びｔｏ
Ｈとするとき、ｔｏｅ≧ｔＡＯ＋ｔｏｗ　”−ｔＯＨ十
ｔＰＣとなる。前述のように、Ｚアドレスバッフ１カウ
ンタＺＡＢＣは出力イネーブル信号ＯＥＢの立ち上がり
エツジにおいて更新され、その出力信号は出力イネーブ
ル信号ＯＥＢがハイレベルとされる間にメインアンプ選
択回路ＭＡＳＬによってデコードされる。したがって、
データセレクタＤＳ８による読み出し信号の選択動作は
、出力イネーブル信号ＯＥＢの立ち下がりが検出されて
から短時間で終了するため、アクセスタイムｔＡＯは、
第７図の２アドレス信号に対するアクセスタイムｔＡＡ
に比較して大幅に短いものとなる。また、Ｂｉ・ＣＭＯ
Ｓダイナミック型ＲＡＭの出力イネーブル信号ＯＥＢに
対する回復時間ｔｐｃは、上記２アドレスバ７フ１カウ
ンタＺＡＢＣの更新時間とメインアンプ選択回路ＭＡＳ
Ｌによるデコード時間とに対応し、比較的短いものとさ
れる。これらの結果、ストリームモードによるリードサ
イクルのサイクルタイムｔＯＣは、第７図のサイクルタ
イムｔｚｃに比較して大幅に短縮される。 一方、Ｂ１−ＣＭＯＳダイナミック型ＲＡＭがストリー
ムモードによるライトサイクルとされる場合、第２Ｆｌ
！Ｊに示されるように、チップイネーブル信号ＣＥＢが
ロウレベルとされるのに先立って出力イネーブル信号Ｏ
ＥＢがハイレベルとされ、Ｘアドレス信号ＡＸＯ＝ＡＸ
ｉ及びＹアドレス信号ＡＹＯ−ＡＹｊならびに２アドレ
ス信号ＡＺＯ〜ＡＺ２がそれぞれアドレスＸａ及びｙｍ
ならびにｚａなる組み合わせで供給される。また、やや
遅れてライトイネーブル信号ＷＥＢがロウレベルとされ
、さらに所定の周期をもって繰り返しその論理レベルが
変化される。このとき、ライトイネーブル信号ＷＥＢは
、所定のパルス幅ｔ＠ｐを持つべく設定される。また、
データ入力端子Ｄｉｎには、ライトイネーブル信号ＷＥ
Ｂの立ち上がりエツジに対して所定のセットアツプ時間
ｔｏｓ及びホールド時間ＴＤＨをもって、書き込みデー
タ（ｚａ）〜（ｚａ＋７＞が順次供給される。 Ｂ１−ＣＭＯＳダイナミック型ＲＡＭでは、チップイネ
ーブル信号ＣＥＢのロウレベル変化を受けて、メモリモ
ジエールＭＯＤのアドレス（Ｘａ・ｙａ）に対応する８
鰯のメモリセルが同時に選択状態とされ、対応するメイ
ンアンプＭＡＯ−ＭＡ７にそれぞれ接続される。また、
２アドレスバフフ１カウンタＺＡＢＣには、ＺアＶレス
信号ＡｚＯ〜ＡＺ２が取り込まれ、その計数値が初期値
ｚａに設定される。そして１．ライトイネーブル信号Ｗ
ＥＢの最初の立ち下がり変化を受けて、まずＺアドレス
バ７ファカウンタＺＡＢＣの初期４ＭＺａに対応するメ
インアンプ選択信号ｚＯ〜Ｚ７が択一的にハイレベルと
される。その結果、対応するメインアンプＭＡＯ〜ＭＡ
７が択一的に動作状態とされ、これを介して書き込みデ
ータ（；、　ａ　）がメモリモジュールＭＯＤの指定さ
れた１個のメモリセルに書き込まれる。 次に、ライトイネーブル信号ＷＥＢの論理レベルが繰り
返し変化されると、Ｂ１−ＣＭＯＳダイナミック型ＲＡ
Ｍでは、ライトイネーブル信号ＷＥＢの立ち上がりに同
期して内部制御信号ＣＵが８６され、２アドレスバフフ
アカウンタｚＡＢＣの針数値が更新される。これにより
、メインアング選択信号ＺＯ〜ｚ７が順次形成され、Ｕ
ｋ続する書き込みデータ（ｚ　ａ　＋１）〜（ｚａ〒７
）の蒼き込み動作が実行される。 ここで、ストリームモードによるライトサイクルのサイ
クルタイムｔＷＣは、Ｂ１−ＣＭＯＳダイナミック型Ｒ
ＡＭのＩＦき込みパルス幅ならびに書き込み動作時にお
ける回復時間をそれぞれＬｗｐ及びｔｐｃとするとき、 を鱒Ｃ≧ｔａｐ〒ｔｐｃ となる、このうち、書き込み動作時における回復時間ｔ
ｐｃは、上記Ｚアドレスバッファカウンタ２ＡＢＣの更
新時間とメインアンプ選択回路ＭＡＳＬによるデコード
時間とに対応し、比較的短いものとされる。したがって
、ストリームモードによるライトサイクルのサイクルタ
イムｔｈｅは、従来のＢ１−ＣＭＯＳダイナミック型Ｒ
ＡＭのスタティックカラムモードによるライトサイクル
に比較して大幅に短縮されるものとなる。 なお、これまでの説明から明らかなように、Ｘアドレス
信号ＡＸＯ＝ＡＸｉ及びＹアドレス信号ＡＹＯ〜ＡＹｊ
ならびにＺアドレス信号ＡＺＯ〜Ａ　Ｚ　２のアドレス
保持時間ＬＭは、ともにチップイネーブル信号ＣＥＨの
最初の立ち下がりエツジに対して規定され、各動作サイ
クルのサイクルタイムに影響を与えない、このため、通
常の単一アクセスモードを含めて、Ｂ１−ＣＭＯＳダイ
ナミック型ＲＡＭの各動作モードのサイクルタイムが短
縮され、ユーザの使い勝手も良くなる。 さらに、この実施例のＢ１−ＣＭＯＳダイナミック型Ｒ
ＡＭでは、所定の結合配線が選択的に形成されることで
、上記ストリームモードあるいはスタティックカラムモ
ードをオブシッナルに備えることができる。その結果、
この実施例のＢｉ・ＣＭＯＳダイナミック型ＲＡＭは、
従来のＢｉ・ＣＭＯＳダイナミック型ＲＡＭやその他の
メモリ集積回路との互換性を持つものとなる。 〔実施例２〕 第６図には、この発明が通用されたシリアルアクセスメ
モリの−実り例のブロック図が示されている。また、第
４図には、第６図のシリアルアクセスメモリのシリアル
モードによるリードサイクルの一実施例のタイミング図
が示され、第５図には、そのシリアルモードによるライ
トサイクルの一実施例のタイミング図が示されている。 これらの図をもとに、この実施例のシリアルアクセスメ
モリの構成と動作の概要ならびにその特徴について説明
する。なお、第６図の各ブロックを構成する回路素子は
、単結晶シリコンのような１個の半導体基板上において
形成される。 第６図において、シリアルアクセスメモリは、半導体基
板面の大半を占めて配置されるメモリアレイＭＡＲＹを
基本構成とする。 メモリアレイＭＡＲＹは、同図の垂直方向に平行して配
置される複数のワード線と、水平方向に平行して配置さ
れる複数の相補ビット線ならびにこれらのワード線及び
相補ビット線の交点に格子状に配置される複数のメモリ
セルとを含む。 メモリアレイＭＡＲＹを構成するワード線は、特にｙｆ
Ｉｉされないが、ＸアドレスデコーダＸＡＤに結合され
、択一的に選択状態とされる。 ＸアドレスデコーダＸＡＤには、アドレス入力端子ＡＸ
Ｏ〜ＡＸｉからＸアドレスカウンタＸＡＣを介して、、
第４−１ビツトのＸアドレス信号＾Ｘ０＝ＡＸｉが供給
される。ＸアドレスデコーダＸＡＤは、これらのＸアド
レス信号をデコードし、メモリアレイＭＡＲＹの対応す
るワード線を択一的にハイレベルの選択状態とする。ま
た、ＸアドレスカウンタＸＡＣは、上記アドレス入力端
子ＡＸＯ−ＡＸＩを介して供給されるＸアドレス信号を
内部制御信号ＡＬに従って取り込み、その計数値を初期
設定するとともに、内部制御信号ＣＵＸに従ってその計
数値を更新する。 ここで、内部制御信号ＣＵＸは、特に制限されないが、
後述するＹアドレスカウンタＹＡＣの計数値が最終値に
達していることを条件として、かつシリアルアクセスメ
モリがシリアルモードのリードサイクルとされる場合に
は出力イネーブル信号ＯＥＢの立ち下がりエツジに同期
して、ライトサイクルとされる場合にはライトイネーブ
ル信号ＷＥＢの立ち下がりエツジに同期してそれぞれ形
成される。その結果、この実施例のシリアルアクセスメ
モリでは、出力イネーブル信号ＯＥＢ又はライトイネー
ブル信号ＷＥＢの論理レベルが繰り返し変化されること
で、Ｘアドレス信号及びＹアドレス信号を自律的に更新
し、すべてのアドレスに対する書き込み又は読み出し動
作をシリアルに実行することができるものとなる。 次に、メモリアレイＭＡＲＹを構成する相補ビット線は
、特に制限されないが、データレジスタＤＲの対応する
単位回路に結合され、さらにデータセレクタＤＳＬを介
して共通データ線ＣＤに選択的に接続される。 データレジスタＤＲは、メモリアレイＭＡＲＹの各相補
ビット線に対応して設けられる複数の単位回路を含む、
これらの単位回路は、内部制御信号ＤＴがハイレベルと
されることでメモリアレイＭＡＲＹの対応する相補°ビ
ット線に選択的に接続され、選択された複数のメモリセ
ルとの間でパラレルに記憶データを授受する。また、Ｙ
アドレスデコーダＹＡＤから対応するピント線選択信号
が供給されることで共通データ線ＣＤに択一的に接続さ
れ、リードアンプＲＡ又はライトアンプＷ＾との間でシ
リアルに記憶データを授受する。 すなわち、シリアルアクセスメモリがリードモードとさ
れる場合、第４図に示されるように、チップイネーブル
信号ＣＥＢの立ち下がりを受けてＸアドレス信号ＡＸＯ
〜ＡＸｉ及びＹアドレス信号ＡＹＯ−ＡＹｊがＸアドレ
スカウンタＸＡＣ及びＹアドレスカウンタＹＡＣに取り
込まれ、これによってメモリアレイＭＡＲＹのＸアドレ
ス１ｍに対応するワード線が選択状態とされる。このワ
ード線に結合される複数のメモリセルの読み出し信号は
、内ｗ６制御信号ＤＴがハイレベルとされることでデー
タレジスタＤＲの対応する単位回路に一斉に取り込まれ
る。そして、対応するピント線選択信号が択一的にハイ
レベルとされることで共通データ線ＣＤにｌピントずつ
伝達され、さらにリードアンプＲＡ及びデータ出カバソ
ファＤＯＢに伝達される。その結果、シリアル入出力端
子Ｓ１０には、Ｙアドレス７ａに対応する読み出しデー
タ（ｙ　Ｊｌ）を先頭に、一連の読み出しデータがシリ
アルに出力される。 一方、シリアルアクセスメモリがライトサイクルとされ
る場合、第５図に示されるように、チップイネーブル信
号ＣＥＢの立ち下がりを受けてＸアドレス信号ＡＸＯ＝
ＡＸｉ及びＹアドレス信号ＡＹＯ〜ＡＹｊがＸアドレス
カウンタＸＡＣ及びＹアドレスカウンタＹＡＣに取り込
まれ、これによってメモリアレイＭＡＲＹのＸアドレス
エコに対応するワード線が選択状態とされる。また、シ
リアル入出力端子５１０を介してシリアルに入力される
書き込みデータは、データ入力バッファＤＩＢを介して
ライトアンプＷＡに伝達され、さらに対応するビット線
選択信号が択一的にハイレベルとされることで、データ
レジスタＤＲの対応する単位回路に１ビツトずつ順次取
り込まれる。そして、選択されたワード線に関するすべ
ての書き込みデータがデータレジスタＤＲに取り込まれ
た時点で内部制御信号ＤＴがハイレベルとされ、これに
よってこのワード線に結合される複数のメモリセルへの
蒼き込みが一斉に行われる。 ＹアドレスデコーダＹＡＤには、特に制限されないが、
アドレス入力端子ＡＹＯ〜ＡＹｊからＹアドレスカウン
タＹＡＣを介して、ｊ＋ｌビットのＹアドレス信号ＡＹ
Ｏ〜ＡＹｊが供給される。 ＹアドレスデコーダＹＡＤは、これらのＹアドレス信号
をデコードし、対応する上記ピント線選択信号を択一的
にハイレベルとする。また、ＹアドレスカウンタＹＡＣ
は、上記アドレス入力端子ＡＹＯ〜ＡＹｊを介して供給
されるＹアドレス信号を内部制御信号ＡＬに従って取り
込み、その計数値を初期設定するとともに、内部ｔｓｍ
信号ＣＵＹに従ってその計数値を更新する。 ここで、内ＢＷＪ御信号ＣＵＹは、シリアルアクセスメ
モリがシリアルモードのリードサイクルとされる場合に
は出力イネーブル信号ＯＥＢの立ち下がりエツジに同期
して、またライトサイクルとされる場合にはライトイネ
ーブル信号ＷＥＢの立ち下がりエツジに同期して形成さ
れる。ＹアドレスカウンタＹＡＣは、その針数値が最終
値に達したとき、図示されない内Ｂ’！８１−信号をタ
イミング発生回、ＩＴＧに送り、これによって上記内部
ｉＩＪｇＩＪ信号ＣＵＸ７！ｌ（選択的に形成される。 つまり、この実施例のシリアルアクセスメモリは、シリ
アル入力又は出力動作を実行するための専用のシリアル
クワツク信号を必要とせず、起動制御信号として設けら
れた出力イネーブル信号ＯＥＢ又はライトイネーブル信
号ＷＥＢの論理レベルが繰り返し変化されることによっ
てシリアル入力又は出力動作を進行する。その結果、こ
の実施例のシリアルアクセスメモリでは、その外部端子
数が削減されるとともに、シリアルクロック信号等との
間のタイミング管理が必要ないために、相応してそのシ
リアルモードのサイクルタイムが高速化されるものとな
る。 以上の二つの実施例に示されるように、この発明をＢ１
−ＣＭＯＳダイナミックｙ！：！ＲＡＭ又はシリアルア
クセスメモリ等の半導体記憶装置に通用することで、次
のような作用効果が得ることができる。すなわち、 （ＩＩＢ　ｉ　−ＣＭＯＳダイナミック型ＲＡＭ及びシ
リアルアクセスメモリ等における連ＭｉＦき込み又は読
み出し動作を、起動制御信号として設けられた出力イネ
ーブル信号又はライトイネーブル信号等の論理レベルを
繰り返し変化させることよって実現することで、アドレ
ス信号が変化されることを必要とせずあるいは専用のシ
リアルクロック信号等を必要とせずに、複数のアドレス
に対する連続書き込み又は読み出しモードを実現できる
という効果が得られる。 （２）上記（０項により、Ｂ１−ＣＭＯＳダイナミック
型ＲＡＭ等のアドレス保持時間を、例えばチップイネー
ブル信号の最初の立ち下がりエツジに対して規定できる
という効果が得られる。 （３）上記（１１及び（２）項により、Ｂ１−ＣＭＯＳ
ダイナミック型ＲＡＭ等の単一アクセスモードを含む動
作モードのサイクルタイムを短縮できるという効果が得
られる。 圃上記（１）項及び偉）項により、Ｂ１−ＣＭＯＳダイ
ナミック型ＲＡＭ等のユーザからみた使い勝手を良くす
ることができるという効果が得られる。 （５）上記＋１）項により、シリアルアクセスメモリの
外部端子数を削減し、その端子配分に余裕を持たせるこ
とができるという効果が得られる。 （６１上記（１３項により、シリアルアクセスメモリの
出力イネーブル信号又はライトイネーブル信号とシリア
ルクロック信号等との間のタイミング規定を解き、相応
してシリアルアクセスメモリのデータレートを高速化で
きるという効果が得られる。 以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は、上記実施例に限定さ
れるものではなく、その要旨を進展しない範囲で種々変
更可能であることば言うまでもない０例えば、第１ｍに
おいて、データ出力端子Ｄｏｕｔを介して出力される読
み出しデータは、例えばデータ出力バッファＤＯＢに出
力ラッチを設けることにより、出力イネーブル信号ＯＥ
Ｂの論理レベルが変化されるまでの間有効データとして
保持することができる。また、メインアンプ選択信号Ｚ
Ｏ〜ｚ７は、チップイネーブル信号ＣＥＢの立ち下がり
エツジすなわち１３ｉ−ｃＭ。 Ｓダイナミック型ＲＡＭが選択状態とされる当初に８い
て形成してもよい、この場合、出力イネーブル信号ＯＥ
Ｂのロウレベル変化を受けてデータ出力バッファＤＯＢ
Ｏ〜ＤＯＢ３あるいはＤＯＢｌを動作状態とし、データ
セレクタＤＳ２０〜ＤＳ２３あるいはＤＳ８によって選
択された読み出しデータを出力すればよい、第２ＦＩ！
Ｊにおいて、ライトイネーブル信号ＷＥＢの最初のロウ
レベル変化は、チップイネーブル信号ＣＥＢに先立って
行われるものであってもよい、また、ストリームモード
によるライトサイクルは、ライトイネーブル信号ＷＥＢ
をロウレベルに固定したまま、出力イネーブル信号ＯＥ
Ｂの論理レベルを繰り返し変化させることによって実現
することもできる。第１図及び第２図において、ストリ
ームモードのリード又はライトサイクルを用いて連続的
に出力又は入力される記憶データのビット数は、特に８
ビツトに制限されるものではない、さらに、ＢＬ−ＣＭ
ＯＳダイナミック型ＲＡＭは、リードサイクルとライト
サイクルを同時に実行しうるストリームモードのリード
モデファイライトサイクルを有することもできる。第３
図において、Ｂ１−ＣＭＯＳダイナミック型ＲＡＭは、
複数のメモリモジュールを備えることができるし、各メ
モリモジエールに設けられるメインアンプの数も任意で
ある。 また、ＺアドレスバフファカウンタＺＡＢＣは、例えば
８ピントのシフトレジスタによって構成できるし、デー
タセレクタＤＳ８を直並列変換用のシフトレジスタに置
き換えてもよい、Ｂ１−ＣＭＯＳダイナミック型ＲＡＭ
は、その外部インタフェースがＥＣＬ又はＴＴＬレベル
に選択的に切り換えられるものであってもよいし、その
ブロック構成はこの実施例による制約を受けない。 第４図において、シリアル入出力端子５１０を介して出
力される読み出しデータは、出力イネーブル信号ＯＥＢ
の論理レベルが変化されるまでの間、有効データとして
保持することができる。第５図において、シリアルモー
ドによるライトサイクルは、ライトイネーブル信号ＷＥ
Ｂをロウレベルに固定したまま、出カイふ−プル信号Ｏ
ＥＢの論理レベルを繰り返し変化させることにより実現
することもできる。＠６図において、シリアルアクセス
メモリは、同時に複数ビットの記憶データをシリアルに
入力又は出力しうるちのであってよい、また、Ｙアドレ
スカウンタＹＡＣ及びＹアドレスデコーダＹＡＤは、例
えばシフトレジスタ等からなるポインタに置き換えても
よいし、データレジスタＤＲ及びデータセレクタＤＳＬ
自体をシフトレジスタ化してもよい、この場合、これら
のシフトレジスタをシフトさせるための内部制御信号は
、同様に出力イネーブル信号ＯＥＢ又はライトイネーブ
ル信号ＷＥＢの論理レベルを繰り返し変化させることに
よって形成される。内部制御信号ＣＵＸ及びＣＵＹは、
ｆ前のサイクルにおける出力イネーブル信号ＯＥＢ又は
ライトイネーブル信号ＷＥＢの立ち上がりエツジに同期
して形成してもよい、この場合、これらの内部制御信号
と出力イネーブル信号ＯＥＢ又はライトイネーブル信号
ＷＥＢの立ち下がりエツジとのマージンが拡大し、シリ
アルアクセスメモリのシリアル入出力動作をさらに高速
化することができる。シリアルモードのライトサイクル
における書き込み動作は、従来のダイナミック型ＲＡＭ
等と同様、データレジスタＤＲを介さずに１ビツトずつ
直接書き込んでもよい、また、選択されたメモリセルの
保持データを読み出してライトアンプＷＡに取り込んで
おき、必要に応じて新しい書き込みデータと置き換える
ことで、選択的に記憶データを書き換えることも可能で
ある。シリアルアクセスメモリは、アドレスマルチプレ
クス方式を採ることができるし、ランダムアクセスポー
トを備えることもできる。第１ＦＩ！Ｊないし第６図に
おいて、各起動制御信号の名称は、例えばチアブイネー
ブル信号ＣＥＢをチ、ブ選択信号ＣＳＢとし、ライトイ
ネーブル信号ＷＥＢをリードライト信号Ｒ／ＷＢとし、
出力イネーブル信号ＯＥＢをシリアルイネーブル信号Ｓ
ＯＥとする等、任意である。また、ストリームモード及
びシリアルモード等の名称も、この実施例によって制限
されるものではない。 以上の説明では、生として本発明者によってなされた発
明をその背景となった利用分野であるＢ１−ＣＭＯＳダ
イナミック型ＲＡ　Ｍ及びシリアルアクセスメモリに通
用した場合について説明したが、それに限定されるもの
ではなく、例えば、通常のグイナミンク型ＲＡＭやマル
チポートＲＡＭ等の各種半導体記憶ＭＷ！にも通用でき
る。この発明は、少なくとも一回の起動期間内において
複数のアドレスに対する連続読み出し又は書き込み動作
を行う動作モードを有する半導体記憶装置ならびにこの
ような半導体記憶装置を含むディジタル集積回路装置に
広く通用できる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を？ｉＩＪ単に説明すれば、下記の通り
である。すなわち、Ｂ１−ＣＭＯＳグイナミンク型ＲＡ
Ｍ及びシリアルアクセスメモリ等における連続読み出し
又は蒼き込み動作を、起動ｖｊ御傷信号して設けられた
出力イネーブル信号又はライトイネーブル信号等の論理
レベルを繰り返し変化させることによって実現すること
で、アドレス信号が変化されることを必要とせずあるい
は専用のンリアルクロツタ信号等を必要とせずに、複数
のアドレスに対する連続読み出し又は書き込み動作を実
行しうるＢ１−ＣＭＯＳダイナミ、り型ＲＡＭ及びシリ
アルアクセスメモリを実現できる。その結果、Ｂ１−Ｃ
ＭＯＳダイナミック型ＲＡＭ等の単一アクセスモードを
含む動作モードのサイクルタイムを短縮できるとともに
、シリアルアクセスメモリの外部端子数を削減し、その
データレートを高速化することができる。 ４）

【図面の簡単な説明】

第１図は、この発明が通用されたＢ１−ＣＭＯＳダイナ
ミック型ＲＡＭのストリームモードによるリードサイク
ルの−実り例を示すタイミング図、第２図は、第１図の
Ｂ１−ＣＭＯＳダイナミック型ＲＡＭのストリームモー
ドによるライトサイクルの一実施例を示すタイミング図
、 第３図は、第１Ｆ！！Ｊ及び第２図のストリームモード
を有するＢ１−ＣＭＯＳダイナミック型ＲＡＭの一案に
例を示すブロック図、 第＜Ｆｌ！Ｊは、この発明が通用されたシリアルアクセ
スメモリのシリアルモードによるリードサイクルの一実
ｋｇ４４を示すタイミング図、第５図は、第４図のシリ
アルアクセスメモリのシリアルモードによるライトサイ
クルの−実り例を示すタイミング図、 第６Ｖ！Ｊは、第４図及び第５図のシリアルモードを有
するシリアルアクセスメモリの−実り例を示すブロック
図、 第７図は、従来のＢ１−ＣＭＯＳダイナミック型ＲＡＭ
のスタティックカラムモードによるリードサイクルの一
例を示すタイミング図、第８図は、従来のシリアルアク
セスメモリのシリアルモードによるリードサイクルの一
例を示すタイミング図である。 ＭＯＤ・・・メモリモジュール、ＭＡＯ−Ｍ＾７・・・
メインアンプ、ＸＡＢ・・・Ｘアドレスバッフ１、ＸＰ
Ｄ・・・Ｘプリデコーダ、ＹＡＢ・・・Ｙアドレスバッ
ファ、ＹＰＤ・・−Ｙプリデコーダ、ＺＡＢＣ・・・２
アドレスバフフアカウンタ、ＭＡＳＬ・・・メインアン
プ選択回路、ＤＳ２０〜ＤＳ２３．ＤＳ８・・・データ
セレクタ、ＤＯＢＯ−ＤＯＢ３・・・データ出力バッフ
ァ、ＤＩＢＯ〜ＤＩＢ３・・・データ人力バッファ、Ｔ
Ｇ・・・タイミング発生回路。 ＭＡＲＹ・・・メモリアレイ、ＤＲ・・・データレジス
タ、ＤＳＬ・・・データセレクタ、ＸＡＤ・・・Ｘアド
レスデコーダ、ＹＡＤ・・・Ｙアドレスデコーダ、ＸＡ
Ｃ・・・Ｘアドレスカウンタ、ＹＡＣ・・・Ｙアドレス
カウンタ、ＲＡ・・・リードアンプ、ＷＡ・・・ライト
アンプ、Ｄ。 Ｂ・・・データ出力バッファ、ＤＩＢ・・・データ入力
バッフ１゜

Claims (1)

1. 【特許請求の範囲】 １）アドレスノンマルチプレクス方式を採り、かつ一回
   の起動期間内において所定の起動制御信号の論理レベル
   が繰り返し変化されることでしかもアドレス信号が変化
   されることを必要とせずに複数のアドレスに対する読み
   出し動作及び／又は書き込み動作を連続して実行しうる
   ことを特徴とする半導体記憶装置。 ２）上記起動制御信号は、出力イネーブル信号及び／又
   はライトイネーブル信号であって、上記複数のアドレス
   に対する連続的な読み出し又は書き込み動作は、ストリ
   ームモードとして実現されるものであることを特徴とす
   る特許請求の範囲第１項記載の半導体記憶装置。 ３）上記半導体記憶装置は、上記出力イネーブル信号の
   論理レベルが繰り返し変化されることで上記ストリーム
   モードによる読み出し動作を実行し、上記ライトイネー
   ブル信号の論理レベルが繰り返し変化されることで上記
   ストリームモードによる書き込み動作を実行するもので
   あることを特徴とする特許請求の範囲第２項記載の半導
   体記憶装置。 ４）上記半導体記憶装置は、起動時にアドレス信号の所
   定ビットを取り込むことでその計数値を初期設定し上記
   出力イネーブル信号又はライトイネーブル信号の論理レ
   ベルが変化されることでその計数値を更新するアドレス
   バッファカウンタと、上記アドレスバッファカウンタの
   出力信号を受けて所定のメインアンプ選択信号を選択的
   に形成するメインアンプ選択回路と、上記メインアンプ
   選択信号に従って読み出し信号又は書き込み信号を選択
   的に伝達する複数のメインアンプとを具備するものであ
   ることを特徴とする特許請求の範囲第１項、第２項又は
   第３項記載の半導体記憶装置。 ５）上記半導体記憶装置は、所定の結合配線が選択的に
   形成されることで、上記ストリームモード又はスタティ
   ックカラムモードを選訳的に有するものとされることを
   特徴とする特許請求の範囲第１項、第２項、第３項又は
   第４項記載の半導体記憶装置。 ６）上記半導体記憶装置は、バイポーラ・ＣＭＯＳダイ
   ナミック型ＲＡＭであることを特徴とする特許請求の範
   囲第１項、第２項、第３項、第４項又は第５項記載の半
   導体記憶装置。 ７）所定の起動制御信号の論理レベルが繰り返し変化さ
   れることでしかも専用のシリアルクロック信号を必要と
   せずにシリアル入力動作及び／又はシリアル出力動作を
   実行しうることを特徴とする半導体記憶装置。 ８）上記起動制御信号は、出力イネーブル信号及び／又
   はライトイネーブル信号であることを特徴とする特許請
   求の範囲第７項記載の半導体記憶装置。 ９）上記半導体記憶装置は、シリアルアクセスメモリで
   あることを特徴とする特許請求の範囲第７項又は第８項
   記載の半導体記憶装置。