JPH0419577B2 - - Google Patents
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- JPH0419577B2 JPH0419577B2 JP61040768A JP4076886A JPH0419577B2 JP H0419577 B2 JPH0419577 B2 JP H0419577B2 JP 61040768 A JP61040768 A JP 61040768A JP 4076886 A JP4076886 A JP 4076886A JP H0419577 B2 JPH0419577 B2 JP H0419577B2
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Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は計算機システムの動作を監視するウ
オツチ・ドツグ・タイマの監視時間の制約を改善
するウオツチ・ドツグ・タイマ制御装置に関する
ものである。DETAILED DESCRIPTION OF THE INVENTION <Field of Industrial Application> The present invention relates to a watchdog timer control device that improves the constraints on the monitoring time of a watchdog timer that monitors the operation of a computer system.
〈従来の技術〉
従来におけるウオツチ・ドツグ・タイマ回路の
構成を第４図ａに、その動作フローを第４図ｂに
示す。<Prior Art> The configuration of a conventional watchdog timer circuit is shown in FIG. 4a, and its operation flow is shown in FIG. 4b.
第４図ａに示すように、ウオツチ・ドツグ・タ
イマ回路は、ウオツチ・ドツグ・タイマ・カウン
タ１にアドレス・デコーダ２を接続して構成され
る。 As shown in FIG. 4a, the watchdog timer circuit is constructed by connecting a watchdog timer counter 1 to an address decoder 2. As shown in FIG.
この回路において、第４図ｂに示すように、計
算機システムの処理プログラムが起動すると、ア
ドレス・デコーダ２からのチツプ・セレクト信号
CSによつて、ウオツチ・ドツグ・タイマ・カウ
ンタ１は例えば周期ｔ／２n-1のクロツク・パルス
CLの計数を開始し、処理プログラムが終了し、
即ち時間Ｔ経過するとアドレス・デコーダ２によ
りリセツトされる。時間Ｔ経過してもアドレス・
デコーダ２からリセツト信号（信号CS）が与え
られない場合、ウオツチ・ドツグ・タイマ・カウ
ンタ１はタイム・アウトとなり、タイム・アウト
信号を出力し、計算機システムに異常が発生した
ことを通知する。この監視時間Ｔは、計算機シス
テムを構成する各回路要素で決定される時間ｔよ
りも小さく設定される。 In this circuit, as shown in FIG. 4b, when the processing program of the computer system is started, the chip select signal from the address decoder 2 is
Depending on the CS, the watchdog timer counter 1 receives clock pulses of period t/2 n-1, for example.
Start counting CL, the processing program ends,
That is, when the time T has elapsed, the address decoder 2 resets it. Even after time T has passed, the address
When the reset signal (signal CS) is not given from the decoder 2, the watchdog timer counter 1 times out, outputs a time-out signal, and notifies the computer system that an abnormality has occurred. This monitoring time T is set to be shorter than the time t determined by each circuit element constituting the computer system.
このように、従来のウオツチ・ドツグ・タイマ
回路にあつては、ウオツチ・ドツグ・タイマの監
視時間Ｔが計算機システムを構成する各要素によ
つて一義的に決定されるので、このウオツチ・ド
ツグ・タイマ回路を使用するフアームウエアに制
約を与える状況が発生する。即ち、ウオツチ・ド
ツグ・タイマの監視時間をＴより大きくしようと
する場合、計算機システムを構成するハードウエ
アそのものを変更しなければならなかつた。 In this way, in the conventional watchdog timer circuit, the monitoring time T of the watchdog timer is uniquely determined by each element constituting the computer system. Situations arise that impose constraints on firmware that uses timer circuits. That is, in order to make the monitoring time of the watchdog timer longer than T, it was necessary to change the hardware that constitutes the computer system.
〈発明が解決しようとする問題点〉
本発明が解決しようとする技術的な課題は、ウ
オツチ・ドツグ・タイマの監視時間をハードウエ
アの構成に関係なく設定できるようにするとであ
り、本発明は、長い監視時間を自由に設定できる
ウオツチ・ドツグ・タイマ制御装置を実現するこ
とを目的とする。<Problems to be Solved by the Invention> A technical problem to be solved by the present invention is to enable the monitoring time of the watchdog timer to be set regardless of the hardware configuration. The purpose of this invention is to realize a watchdog timer control device that can freely set a long monitoring time.
〈問題を解決するための手段〉
上記した問題を解決した本発明は、クロツク・
パルスを計数しタイム・アウト信号を発生して計
算機システムの動作を監視するウオツチ・ドツ
グ・タイマ・カウンタを具備するウオツチ・ドツ
グ・タイマ制御装置において、前記ウオツチ・ド
ツグ・タイマ・カウンタを起動させる手段と、前
記クロツク・パルスを入力して前記計算機システ
ム内のマイクロプロセツサに割り込み信号を与え
る割り込み信号発生回路と、この割り込み信号の
発生回数を記憶する手段と、この割り込み信号に
より前記ウオツチ・ドツグ・タイマ・カウンタを
リセツトし、前記計算機システムが暴走した場合
に前記ウオツチ・ドツグ・タイマ・カウンタのリ
セツトを行なわない回路手段とを有することを特
徴とするウオツチ・ドツグ・タイマ制御装置であ
る。<Means for solving the problem> The present invention, which solves the above problems, uses a clock
In a watchdog timer control device comprising a watchdog timer counter that counts pulses and generates a time-out signal to monitor the operation of a computer system, means for starting the watchdog timer counter. an interrupt signal generation circuit that inputs the clock pulse and supplies an interrupt signal to a microprocessor in the computer system; means for storing the number of times this interrupt signal has been generated; A watchdog timer control device comprising circuit means for resetting a timer counter and not resetting the watchdog timer counter when the computer system goes out of control.
〈作用〉
本発明のウオツチ・ドツグ・タイマ制御装置
は、割り込み信号発生回路から割り込み信号が発
生する毎に、ウオツチ・ドツグ・タイマ・カウン
タをリセツトし、計算機システムが異常となり、
割り込み信号の発生回数がある値を越えるとウオ
ツチ・ドツグ・タイマ・カウンタをリセツトせず
にタイム・アウト信号を発生させる。<Operation> The watchdog timer control device of the present invention resets the watchdog timer counter every time an interrupt signal is generated from the interrupt signal generation circuit, and prevents the computer system from becoming abnormal.
When the number of occurrences of an interrupt signal exceeds a certain value, a time-out signal is generated without resetting the watchdog timer counter.
〈実施例〉
第１図に本発明を実施したウオツチ・ドツグ・
タイマ制御装置の例を表わす。<Example> Fig. 1 shows a watch dog implementing the present invention.
3 represents an example of a timer control device.
この図において、１はウオツチ・ドツグ・タイ
マ・カウンタ、２はアドレス・デコーダで、第４
図ａに示す従来のウオツチ・ドツグ・タイマ回路
のものと同一である。３はクロツク・パルスCL
を入力し、この計算機システム内のマイクロプロ
セツサ（図示せず）に対して定周期割り込み信号
IRQを出力し、アドレス・デコーダ２によつてリ
セツトされるＤフリツプ・フロツプ回路FF、４
はマイクロプロセツサ側からウオツチ・ドツグ・
タイマ・カウンタ１に対してイネーブル信号／デ
イスイネーブル信号を出力し、計算機システムの
リセツト信号でリセツトされるＤフリツプ・フロ
ツプ回路FF、５はＤフリツプ・フロツプ回路４
のＱ出力及びアドレス・デコーダ２のウオツチ・
ドツグ・タイマ・カウンタ・リセツト信号が与え
られるゲート回路である。尚、Ｄフリツプ・フロ
ツプ回路FF４のクロツク端子には、アドレス・
デコーダ２からのウオツチ・ドツグ・タイマ・カ
ウンタ・チツプ・セレクト信号CS（イネーブル／
デイスイネーブル）、マイクロプロセツサからの
データ・ストローブ信号DS及びリード・ライト
信号Ｒ／Ｗがゲート回路ｇを介して与えられ、こ
のクロツクパルスにより、ウオツチ・ドツグ・タ
イマ・カウンタのイネーブル／デイスイネーブル
を設定する。 In this figure, 1 is a watchdog timer counter, 2 is an address decoder, and the fourth
It is the same as that of the conventional watchdog timer circuit shown in FIG. 3 is clock pulse CL
is input, and a periodic interrupt signal is sent to the microprocessor (not shown) in this computer system.
D flip-flop circuit FF, 4 which outputs IRQ and is reset by address decoder 2
is a watch/dog command from the microprocessor side.
A D flip-flop circuit FF, 5 outputs an enable signal/disable signal to the timer counter 1 and is reset by a reset signal from the computer system.
Q output and address decoder 2 watch
This is a gate circuit to which a dog timer counter reset signal is applied. In addition, the clock terminal of the D flip-flop circuit FF4 has an address signal.
Watchdog timer counter chip select signal CS (enable/
Data strobe signal DS and read/write signal R/W from the microprocessor are applied via gate circuit g, and this clock pulse sets the enable/disable of the watchdog timer counter. do.
さて、このように構成された本発明の装置の動
作を第１図及び第２図ａ，ｂに示す動作フローを
用いて説明する。 Now, the operation of the apparatus of the present invention configured as described above will be explained using the operation flow shown in FIG. 1 and FIGS. 2a and 2b.
第２図ａの動作フローは、本発明装置の一連の
動作を表わし、処理プログラムが起動してウオツ
チ・ドツグ・タイマ・カウンタ１がイネーブルと
なり一連の処理を開始し、時間間隔Ｔ毎にマイク
ロプロセツサは、メモリ回路（ランダム・アクセ
ス・メモリRAM；図示せず）の領域に設けたフ
アームウエア用レジスタCNTをリセツト（CNT
に“０”を書き込む）し、再び、一連の処理を続
行する。 The operation flow in FIG. 2a shows a series of operations of the device of the present invention, in which the processing program is activated, watchdog timer counter 1 is enabled, and a series of processes is started, and microprograms are executed at time intervals T. The setter resets (CNT
(Write “0” to “0”) and continue the series of processing again.
第２図ｂは、定周期で発生する割り込み信号
IRQによつて行なわれる動作を表わす。 Figure 2b shows an interrupt signal that occurs at regular intervals.
Represents actions performed by IRQ.
クロツク・パルスCLにより、Ｄフリツプ・フ
ロツプ回路３から割り込み信号IRQが発生する
と、マイクロプロセツサは、この定周期IRQを受
けてフアームウエアにより、このＤフリツプ・フ
ロツプ回路３をリセツトし、この定周期IRQが何
回発生したかを計数するため、RAM領域に設け
たレジスタCNTの値を“１”インクリメントす
る。 When the interrupt signal IRQ is generated from the D-flip-flop circuit 3 by the clock pulse CL, the microprocessor receives this fixed-cycle IRQ and resets the D-flip-flop circuit 3 by the firmware. In order to count the number of times an IRQ has occurred, the value of a register CNT provided in the RAM area is incremented by "1".
そして、この定周期IRQ発生回数の値CNTが、
（t1／t0）＋２以下の場合、マイクロプロセツサ側
のデータ信号によりウオツチ・ドツグ・タイマ・
カウンタ１のリセツト動作を行ない、（t1／t0）＋
２を越えた場合は、ウオツチ・ドツグ・タイマ・
カウンタ１のリセツト動作は行なわない。 Then, the value CNT of the number of fixed periodic IRQ occurrences is
If (t 1 /t 0 )+2 or less, the data signal on the microprocessor side causes the watch dog timer to be activated.
Perform the reset operation of counter 1, and (t 1 /t 0 )+
If it exceeds 2, watch/dog/timer/
Counter 1 is not reset.
ここで、値（t1／t0）＋２について説明する。 Here, the value (t 1 /t 0 )+2 will be explained.
時間t1は、処理プログラムが起動して時間t1経
過後、更にウオツチ・ドツグ・タイマ・カウンタ
１自身が計数を開始し時間t2が経過すると、この
ウオツチ・ドツグ・タイマ制御装置の監視時間ｔ
となる値である（ｔ＝t1＋t2）。従つて、ウオツ
チ・ドツグ・タイマ制御装置の監視時間ｔから、
ウオツチ・ドツグ・タイマ・カウンタ１をリセツ
トしなかつた場合にタイム・アウト信号が発生す
るまでの時間t2を減算した値t1（＝ｔ−t2）を、定
周期割り込み信号IRQの発生周期t0で割ることに
より、ウオツチ・ドツグ・タイマ・カウンタ１を
リセツトする時間を算出できる。 Time t 1 is the monitoring time of the watch dog timer control device after the processing program is started and time t 1 has elapsed, and then the watch dog timer counter 1 itself starts counting and time t 2 has elapsed. t
(t=t 1 +t 2 ). Therefore, from the monitoring time t of the watchdog timer control device,
The generation period of the fixed-cycle interrupt signal IRQ is calculated by subtracting the time t 2 until the time-out signal is generated if watchdog timer counter 1 is not reset, and then subtracting the value t 1 (=t - t 2 ). By dividing by t0 , the time required to reset watchdog timer counter 1 can be calculated.
更にt1／t0の値に＋２することによつて、定周
期割り込み信号IRQの発生とウオツチ・ドツグ・
タイマ・カウンタ１がイネーブルとなる時点の非
同期による時間誤差を解消し、レジスタCNTに
“０”を書き込んでも定周期割り込みIRQが発生
しないとウオツチ・ドツグ・タイマ・カウンタ１
がリセツトされない時間の誤差を解消することが
できる。 Furthermore, by adding 2 to the value of t 1 /t 0 , the periodic interrupt signal IRQ can be generated and the watchdog can be generated.
If the time error due to asynchronous timing at the time when timer counter 1 is enabled is eliminated, and a fixed-cycle interrupt IRQ is not generated even if "0" is written to register CNT, watchdog timer counter 1
It is possible to eliminate the error caused by the time when the timer is not reset.
このような処理を行なうことによつて、ウオツ
チ・ドツグ・タイマ装置の監視時間を延長するこ
とができ、その具体的な例を第３図に表わす。 By performing such processing, the monitoring time of the watchdog timer device can be extended, and a specific example thereof is shown in FIG.
この図に示す例では、次のような条件に従つて
動作している。 The example shown in this figure operates under the following conditions.
ウオツチ・ドツグ・タイマ装置の監視時間；ｔ＝
8s
フアームウエア処理時間；Ｔ4s
定周期割り込み信号IRQ周期；t0＝1s
ウオツチ・ドツグ・タイマ・カウンタ１の計数時
間；t2−2s
t1（＝ｔ−t2）；6s
（t1／t0）＋２；8s
計算機システムがスタートすると、クロツク・
パルスCLによつて、定周期割り込み信号IRQが
発生し、マイクロプロセツサ側に与えられる。マ
イクロプロセツサは割り込み信号IRQが与えられ
ると、Ｄフリツプ・フロツプ回路３をリセツト
し、RAM領域に設けたレジスタCNTの値を
“１”インクリメントした後、レジスタの値CNT
≦t1／（t0＋２）の場合には、ウオツチ・ドツ
グ・タイマ・カウンタ１をリセツトする。この例
に示す場合は、フアームウエア処理時間Ｔは4sで
あるので、正常時には、4s毎に、フアームウエアに
よつてレジスタCNTに“０”を書き込む。Monitoring time of watchdog timer device; t=
8s Firmware processing time; T4s Periodic interrupt signal IRQ period; t 0 = 1s Counting time of watchdog timer counter 1; t 2 −2s t 1 (=t−t 2 ); 6s (t 1 /t 0 )+2;8s When the computer system starts, the clock
A periodic interrupt signal IRQ is generated by the pulse CL and is applied to the microprocessor side. When the microprocessor receives the interrupt signal IRQ, it resets the D flip-flop circuit 3, increments the value of the register CNT provided in the RAM area by "1", and then returns the value of the register CNT.
If ≦t 1 /(t 0 +2), watchdog timer counter 1 is reset. In the case shown in this example, the firmware processing time T is 4 seconds, so during normal operation, the firmware writes "0" to the register CNT every 4 seconds.
そして、再び、定周期割り込みIRQを計数して
いくが、この計算機システムに何らかの異常が発
生し、エラーが生じると、CNT＝４になつても
マイクロプロセツサにて０→CNT操作が行なわ
れず、レジスタCNTはその値を増大する。 Then, the periodic interrupt IRQ is counted again, but if some abnormality occurs in this computer system and an error occurs, the microprocessor will not perform the 0 → CNT operation even if CNT = 4. Register CNT increases its value.
レジスタCNTの値が９をこえると、CNT≦
（t1／t0）＋２が成り立たなくなり、マイクロプロ
セツサはウオツチ・ドツグ・タイマ・カウンタ１
のリセツトを行なわない。このため、ウオツチ・
ドツグ・タイマ・カウンタ１はクロツク・パルス
CLの計数を続行し、時間t2（＝2sでタイム・ア
ウト信号を出力し、この計算機システムに異常が
発生したことを通知する。 When the value of register CNT exceeds 9, CNT≦
(t 1 /t 0 )+2 no longer holds, and the microprocessor uses watchdog timer counter 1.
Do not reset. For this reason, the watch
Dog timer counter 1 is clock pulse
It continues counting CL and outputs a time-out signal at time t 2 (=2s) to notify that an abnormality has occurred in this computer system.
このように、本発明のように構成することによ
つて、ウオツチ・ドツグ・タイマ・カウンタの実
際の監視時間2sにかかわらず、その監視時間を8s
に引き伸ばすことができる。 As described above, by configuring the present invention, the monitoring time of the watchdog timer counter is 8 seconds, regardless of the actual monitoring time of 2 seconds.
can be stretched to
尚、マイクロプロセツサ側のフアームウエアの
値ｔ設定により、この監視時間を任意に引き伸ば
すことが可能である。 Note that this monitoring time can be extended arbitrarily by setting the value t of firmware on the microprocessor side.
〈発明の効果〉
以上述べたように、本発明のウオツチ・ドツ
グ・タイマ装置によれば、割り込み信号発生回路
から割り込み信号が発生する毎にウオツチ・ドツ
グ・タイマ・カウンタをリセツトし、計算機シス
テムが異常となり、割り込み信号の発明回数があ
る値を越えるとウオツチ・ドツグ・タイマ・カウ
ンタをリセツトせずにタイム・アウト信号を発生
させるので、ウオツチ・ドツグ・タイマの監視時
間をハードウエアの構成に関係なく設定すること
ができ、長い監視時間を自由に設定できるウオツ
チ・ドツグ・タイマ制御装置を実現することがで
きる。<Effects of the Invention> As described above, according to the watchdog timer device of the present invention, the watchdog timer counter is reset every time an interrupt signal is generated from the interrupt signal generation circuit, and the computer system If an error occurs and the number of times an interrupt signal is generated exceeds a certain value, a time-out signal is generated without resetting the watchdog timer counter, so the monitoring time of the watchdog timer is dependent on the hardware configuration. Therefore, it is possible to realize a watchdog timer control device that can freely set a long monitoring time.
第１図は本発明を実施したウオツチ・ドツグ・
タイマ制御装置の例を表わす図、第２図ａ，ｂは
本発明のウオツチ・ドツグ・タイマ制御装置の動
作を表わす動作フロー、第３図は本発明のウオツ
チ・ドツグ・タイマ制御装置の実際の動作を説明
するための図、第４図ａは従来のウオツチ・ドツ
グ・タイマ装置を表わす構成図、第４図ｂはその
動作を表わす動作フローである。
１……ウオツチ・ドツグ・タイマ・カウンタ、
２……アドレス・デコーダ、３，４……Ｄフリツ
プ・フロツプ回路、５，ｇ……ゲート回路。
Figure 1 shows a watch dog implementing the present invention.
A diagram showing an example of a timer control device, FIGS. 2a and 2b are operation flows showing the operation of the watchdog timer control device of the present invention, and FIG. FIG. 4a is a block diagram showing a conventional watchdog timer device, and FIG. 4b is an operational flow chart showing the operation. 1...Watch/Dog/Timer/Counter,
2...address decoder, 3, 4...D flip-flop circuit, 5, g...gate circuit.
Claims (1)
号を発生して計算機システムの動作を監視するウ
オツチ・ドツグ・タイマ・カウンタを具備するウ
オツチ・ドツグ・タイマ制御装置において、前記
ウオツチ・ドツグ・タイマ・カウンタを起動させ
る手段と、前記クロツク・パルスを入力して前記
計算機システム内のマイクロプロセツサに割り込
み信号を与える割り込み信号発生回路と、この割
り込み信号の発生回数を記憶する手段と、この割
り込み信号により前記ウオツチ・ドツグ・タイ
マ・カウンタをリセツトし、前記計算機システム
が暴走した場合に前記ウオツチ・ドツグ・タイ
マ・カウンタのリセツトを行なわない回路手段と
を有することを特徴とするウオツチ・ドツグ・タ
イマ制御装置。1. In a watchdog timer control device equipped with a watchdog timer counter that counts clock pulses and generates a time-out signal to monitor the operation of a computer system, the watchdog timer counter is an interrupt signal generation circuit for inputting the clock pulse and supplying an interrupt signal to a microprocessor in the computer system; means for storing the number of times the interrupt signal has been generated; - A watchdog timer control device comprising circuit means for resetting a watchdog timer counter and not resetting the watchdog timer counter when the computer system goes out of control.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61040768A JPS62197838A (en) | 1986-02-26 | 1986-02-26 | Watchdog timer controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61040768A JPS62197838A (en) | 1986-02-26 | 1986-02-26 | Watchdog timer controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62197838A JPS62197838A (en) | 1987-09-01 |
| JPH0419577B2 true JPH0419577B2 (en) | 1992-03-30 |
Family
ID=12589805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61040768A Granted JPS62197838A (en) | 1986-02-26 | 1986-02-26 | Watchdog timer controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62197838A (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006338605A (en) * | 2005-06-06 | 2006-12-14 | Denso Corp | Program failure monitoring method and program failure monitoring device |
| JP2007018177A (en) * | 2005-07-06 | 2007-01-25 | Seiko Epson Corp | Processing state monitoring method, processing state monitoring program, recording medium and image display device |
| JP2010049311A (en) * | 2008-08-19 | 2010-03-04 | Nec Infrontia Corp | Information processing apparatus, pos terminal, and control method for forced termination |
-
1986
- 1986-02-26 JP JP61040768A patent/JPS62197838A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62197838A (en) | 1987-09-01 |
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