JPH03266110A - Resetting device for computer - Google Patents
Resetting device for computerInfo
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- JPH03266110A JPH03266110A JP2066562A JP6656290A JPH03266110A JP H03266110 A JPH03266110 A JP H03266110A JP 2066562 A JP2066562 A JP 2066562A JP 6656290 A JP6656290 A JP 6656290A JP H03266110 A JPH03266110 A JP H03266110A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はコンピュータのリセット装置に関し、特に命令
により゛′第1の状態”にセットされた場合にはリセッ
ト手段を有効にし、“第2の状態“にセットされた場合
は前記リセット手段を無効とする記憶手段を有すること
を特徴とするコンピュータのリセット装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a reset device for a computer, and in particular, when it is set to the "first state" by a command, the reset means is enabled and the "second state" is activated. The present invention relates to a computer reset device, characterized in that the present invention has a storage means that disables the reset means when the reset means is set to the "state".
従来、コンピュータのリセット装置は、l)ハードウェ
アが所定の状態になった場合にリセット信号を発生する
リセット手段は有しているが、命令によりリセット手段
を有効、あるいは無効にする手段を持たないもの。Conventionally, a computer reset device has l) a reset means that generates a reset signal when the hardware enters a predetermined state, but does not have a means to enable or disable the reset means by a command; thing.
2)ハードウェアが所定の状態になった場合にリセット
信号を発生するリセット手段と、命令によりリセット手
段を有効、あるいは無効にする記憶手段を有し、該記憶
手段は、′第1の状態”にセットされた場合には前記リ
セット手段を有効にし、“第2の状態”にセットされた
場合は前記リセット手段を無効とし、′第1の状態”お
よび“第2の状態”の両方へ任意に命令によりセットす
ることができた。2) It has a reset means that generates a reset signal when the hardware is in a predetermined state, and a storage means that enables or disables the reset means according to a command, and the storage means is in a 'first state.' When set to ``second state'', the reset means is enabled; when set to ``second state'', said reset means is disabled, and both ``first state'' and ``second state'' are arbitrarily set. could be set by command.
コンピュータは本来、ある固定されたハードウェアであ
って、その使用用途に応じてソフトウェア変更して使用
されるべきである。これに対し前記従来の技術第1項の
コンピュータのリセット装置は、リセット手段を有効と
するか、無効とするかを選択する手段を有していないた
め、前記リセット手段を無効にしたい場合でも無効とす
ることができないという欠点がある。A computer is originally a fixed piece of hardware, and its software should be changed depending on its intended use. On the other hand, the computer reset device of the prior art item 1 does not have a means for selecting whether to enable or disable the reset means, so even if the reset means is desired to be disabled, it is invalid. The disadvantage is that it cannot be done.
また、前記リセット手段は、一般にコンピュータの暴走
検出に使用される。前記従来の技術第2項のコンピュー
タのリセット装置は、前記リセット手段を使用したい場
合、前記記憶手段を“第1の状態”にセットしてリセッ
ト手段を有効にすることができるが、コンピュータが暴
走し、前記記憶手段を命令により“第2の状態”にセッ
トしてしまうことも考えられ、この場合、コンピュータ
が暴走しているにもかかわらず、コンピュータがリセッ
トされないという、前記リセット手段が全く無意味とな
ってしまう重大な欠点がある。Further, the reset means is generally used to detect runaway of a computer. In the computer reset device of the prior art item 2, when the reset means is desired to be used, the memory means can be set to the "first state" to enable the reset means, but if the computer goes out of control. However, it is also possible that the storage means is set to the "second state" by a command, and in this case, the computer does not reset even though the computer is running out of control. There are serious drawbacks that make sense.
〔課題を解決するための手段〕
本発明のコンピュータのリセット装置は、構成要素であ
る記憶手段を初期状態で“第2の状態”にセットし、命
令により一度でも“第1の状態”にセットすると、命令
では“第2の状態”にセットすることができない記憶手
段としている。[Means for Solving the Problems] The computer reset device of the present invention sets the storage means, which is a component, in the "second state" in the initial state, and sets it to the "first state" at least once by a command. Then, the storage means cannot be set to the "second state" by an instruction.
すなわち、上述した従来のコンピュータのリセット装置
に対し、本発明はコンピュータの使用用途に応じた、リ
セット手段の選択を目的とした記憶手段を有し、該記憶
手段は、初期状態で゛第2の状態”にセットされ、命令
により“第1の状態”にはセットすることができるが、
一度“第1の状態”にセットすると命令では“第2の状
態”にセットすることができないようにしている。That is, in contrast to the conventional computer reset device described above, the present invention has a storage means for selecting a reset means according to the purpose of use of the computer, and the storage means has a second reset means in an initial state. state, and can be set to the "first state" by an instruction.
Once set to the "first state", it cannot be set to the "second state" by an instruction.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第1図は本発明の一実施例のシステム構成図である。記
憶手段2はコンピュータの使用用途に応じた命令、いわ
ゆるソフトウェアが格納され、CPUが生成するアドレ
スをアドレス・バス・ライン10を介して入力し、対応
する命令をテーク・バス11を介してCPUへ送る。C
PUは前記命令をデコードし処理を行う。例えば、リセ
ット手段を暴走検出として使用したい場合を考える。FIG. 1 is a system configuration diagram of an embodiment of the present invention. The storage means 2 stores instructions corresponding to the purpose of use of the computer, so-called software, and inputs an address generated by the CPU via an address bus line 10, and sends the corresponding instruction to the CPU via a take bus 11. send. C
The PU decodes and processes the instructions. For example, consider a case where it is desired to use the reset means for detecting runaway.
CPUが前記リセット手段を有効にするために、記憶手
段lを“第1の状態”にセットする命令を実行すると、
前記記憶手段1は、CPUからの出力信号(信号線12
)を介し“第1の状態”にセットされる。前記記憶手段
1は、信号線12がいかなる状態になっても“第2の状
態”にセットされることはない。信号線13は前記記憶
手段1の出力信号であり、前記記憶手段lが“第2の状
態”ではO”第1の状態”では“l”である。次に、リ
セット手段であるが、これはいろいろなものが考えられ
る。第1に、基準クロック信号を用いて一定時間ごとに
リセット信号を発生するもの。第2に、CPUの処理状
態をある特定のハードウェアからの出力信号を利用し、
いくつかに場合分けして監視するもの。第3に、上記第
1、第2のリセット手段を組合せたようなもので、CP
Uの出力信号がある一定時間変化しないとリセット信号
を発生するもの。第4に、2つの全く同じCPUを同時
に動作させ、この2つの出力が異なった場合にリセット
信号を発生するもの。第5に、CPUの電源電圧をモニ
タし、電圧がCPUの動作保障電圧以外となった場合に
リセット信号を発生するもの。あるいは上記のいくつか
を複合したものなどいろいろである。本実施例では、第
5番目のCPUの電源電圧をモニタし、電圧がCPUの
動作保障電圧以外となった場合にリセット信号を発生す
るものとして考える。前記リセット手段からの出力信号
は信号線14であり、アクティブ状態で°゛1″を出力
する。リセット信号は電源電圧がCPUの動作保障電圧
以外となったとき、有効な信号を出力するものであるか
ら、リセット手段、記憶手段1.論理アンド回路15お
よびパルス幅保障回路は、CPUより十分に広い動作保
障電圧とする必要がある。素子15は、前記記憶手段1
のa力信号13と前記リセット手段の出力信号14を入
力とする論理アンド回路であり、リセット手段がアクテ
ィブ状態となり信号線14が“1″となると、入力がす
べて“1”となり出力信号16が1”となる。前記アン
ド回路の出力信号16を入力とするパルス幅保障回路は
、入力信号の“0”から“1″への変化点を基準として
CPUと記憶手段1をリセットするのに十分な時間だけ
、信号線17を介してリセット信号を出力する。記憶手
段1.論理アンド回路15およびパルス幅保障回路の系
は閉じており、本実施例においてパルス幅保証回路の存
在は非常に重要である。そこで、第2図にタイミング図
を示す。信号線12のパルスは、記憶手段1を“第1の
状態”にセットするための信号で、第2図の■の信号線
12の立ち上がりと信号線13の立ち上がりの幅は、該
記憶手段1の出力遅延を表している。When the CPU executes an instruction to set the storage means l to the "first state" in order to enable the reset means,
The storage means 1 stores output signals from the CPU (signal line 12
) is set to the "first state". The storage means 1 is never set to the "second state" no matter what state the signal line 12 is in. The signal line 13 is an output signal of the storage means 1, which is O when the storage means 1 is in the "second state" and "1" when it is in the first state. Next, regarding the reset means, various methods can be considered. The first is one that generates a reset signal at regular intervals using a reference clock signal. Second, the processing state of the CPU is determined by using the output signal from a specific piece of hardware.
Monitoring is divided into several cases. Thirdly, it is a combination of the first and second reset means, and the CP
A reset signal is generated if the output signal of U does not change for a certain period of time. Fourth, two identical CPUs are operated at the same time, and a reset signal is generated when the two outputs are different. Fifth, it monitors the power supply voltage of the CPU and generates a reset signal when the voltage falls outside of the voltage guaranteed for operation of the CPU. Or there are various combinations of some of the above. In this embodiment, it is assumed that the power supply voltage of the fifth CPU is monitored and a reset signal is generated when the voltage falls outside the operation guaranteed voltage of the CPU. The output signal from the reset means is the signal line 14, which outputs ``1'' in the active state.The reset signal outputs a valid signal when the power supply voltage becomes other than the operation guaranteed voltage of the CPU. Therefore, the reset means, the memory means 1, the logic AND circuit 15, and the pulse width guarantee circuit need to have an operation guarantee voltage sufficiently wider than that of the CPU.
It is a logic AND circuit which receives the a-power signal 13 of the output signal 13 and the output signal 14 of the reset means as inputs, and when the reset means becomes active and the signal line 14 becomes "1", all inputs become "1" and the output signal 16 becomes "1". 1". The pulse width guarantee circuit which receives the output signal 16 of the AND circuit as input is sufficient to reset the CPU and the storage means 1 based on the point at which the input signal changes from "0" to "1". A reset signal is outputted via the signal line 17 for a certain period of time. Storage means 1. The system of the logical AND circuit 15 and the pulse width guarantee circuit is closed, and the presence of the pulse width guarantee circuit is very important in this embodiment. Therefore, a timing diagram is shown in Fig. 2.The pulse on the signal line 12 is a signal for setting the storage means 1 to the "first state", and the pulse on the signal line 12 shown in The rising width of the signal line 13 represents the output delay of the storage means 1.
同様に、■は論理アンド回路の出力遅延を表し、信号線
17が“0″から“l”に変化することにより該記憶手
段1は“第2の状態”となるので、その出力信号13は
■の出力遅延を持ち“1″から0″へ変化する。■は■
と同じく、論理アンド回路の出力遅延を表している。お
して、論理アンド回路の出力である信号線16が1″か
ら”0″に変化するが、パルス幅保障回路の出力信号1
7は、■の間パルス幅を保障する。Similarly, ■ represents the output delay of the logical AND circuit, and as the signal line 17 changes from "0" to "L", the storage means 1 enters the "second state", so the output signal 13 is It has an output delay of ■ and changes from "1" to 0".■ is ■
Similarly, it represents the output delay of a logical AND circuit. As a result, the signal line 16 which is the output of the logic AND circuit changes from 1" to "0", but the output signal 1 of the pulse width guarantee circuit changes from 1" to "0".
7 guarantees the pulse width during ■.
次に、前記リセット手段を無効とする場合は初期状態以
降、記憶手段1を“第1の状態”にセットしなければ、
信号線13の圧力信号は、つねに“0”でありリセット
手段の出力信号が1”になっても論理アンド回路の1つ
の入力が“0″なので、該論理アンド回路15の出力信
号16は常に“0″となり、CPUにリセットがかかる
ことはない。Next, if the reset means is to be disabled, the storage means 1 must be set to the "first state" after the initial state.
The pressure signal on the signal line 13 is always "0", and even if the output signal of the reset means becomes "1", one input of the logic AND circuit is "0", so the output signal 16 of the logic AND circuit 15 is always "0". It becomes "0" and the CPU is not reset.
以上説明したように本発明は、リセット手段を無効とし
たい場合、前記記憶手段が初期状態では“第2の状態”
であり、命令により“第1の状態”にセットしなければ
リセット手段を無効とすることができ、また、コンピュ
ータの暴走検出として使用したい場合、前記記憶手段を
命令により“第1の状態”にセットすれば、コンピュー
タの暴走により、命令で“第2の状態”にセットされ、
リセット手段が無効になることはなく、確実な暴走検出
手段として使用することができるという効果がある。As explained above, in the present invention, when it is desired to disable the reset means, the storage means is in the "second state" in the initial state.
If the reset means is not set to the "first state" by a command, the reset means can be disabled, and if it is desired to be used to detect a runaway of the computer, the storage means can be set to the "first state" by a command. If set, the computer goes out of control and is set to the "second state" by command.
This has the effect that the reset means is never invalidated and can be used as reliable runaway detection means.
弗 ! 回Wow! times
第1図は、本発明の一実施例のシステム構成図、第2図
は一実施例の信号のタイミングについて具体的に説明し
たタイミング・チャート図テアル。FIG. 1 is a system configuration diagram of an embodiment of the present invention, and FIG. 2 is a timing chart diagram specifically explaining signal timing of the embodiment.
Claims (1)
を発生するリセット手段を有するコンピュータにおいて
、命令により“第1の状態”にセットされた場合には前
記リセット手段を有効にし、“第2の状態”にセットさ
れた場合は前記リセット手段を無効とする記憶手段を有
し、該記憶手段は、初期状態では“第2の状態”にセッ
トされ、命令により“第1の状態”にはセットすること
ができるが、一度“第1の状態”にセットすると命令で
は“第2の状態”にセットすることができないという特
徴を有するコンピュータのリセット装置。In a computer having a reset means that generates a reset signal when the hardware is in a predetermined state, when the "first state" is set by an instruction, the reset means is enabled and the "second state" is set. has a storage means that disables the reset means when set to ``, and the storage means is initially set to the ``second state'' and set to the ``first state'' by a command. However, once it is set to the "first state", it cannot be set to the "second state" by a command.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2066562A JPH03266110A (en) | 1990-03-16 | 1990-03-16 | Resetting device for computer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2066562A JPH03266110A (en) | 1990-03-16 | 1990-03-16 | Resetting device for computer |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03266110A true JPH03266110A (en) | 1991-11-27 |
Family
ID=13319508
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2066562A Pending JPH03266110A (en) | 1990-03-16 | 1990-03-16 | Resetting device for computer |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03266110A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008276350A (en) * | 2007-04-26 | 2008-11-13 | Seiko Epson Corp | Electronic apparatus, printer, method for setting reset validation in electronic apparatus, and program |
JP2010535381A (en) * | 2007-07-31 | 2010-11-18 | ヒューレット−パッカード デベロップメント カンパニー エル.ピー. | Fingerprint reader reset system and method |
-
1990
- 1990-03-16 JP JP2066562A patent/JPH03266110A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008276350A (en) * | 2007-04-26 | 2008-11-13 | Seiko Epson Corp | Electronic apparatus, printer, method for setting reset validation in electronic apparatus, and program |
JP2010535381A (en) * | 2007-07-31 | 2010-11-18 | ヒューレット−パッカード デベロップメント カンパニー エル.ピー. | Fingerprint reader reset system and method |
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