JP2734473B2 - Data processing device for remote control - Google Patents
Data processing device for remote controlInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、１チップの半導体集積回路からなるマイ
クロコンピュータなどのデータ処理装置に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data processing device such as a microcomputer including a one-chip semiconductor integrated circuit.
１チップの半導体集積回路で構成されるマイクロコン
ピュータ（以下１チップマイコンという）には、所定時
間内に正常な動作が行われるか否かの動作時間の監視手
段としてウォッチドッグタイマ（watch dog timer:以下
WDTという）が設置されている。A microcomputer composed of a one-chip semiconductor integrated circuit (hereinafter referred to as a one-chip microcomputer) has a watch dog timer (watch dog timer: Less than
WDT).
このWDTには、第３図に示すように、１チップマイコ
ンのシステムにプリセットおよびオーバーフロー可能な
カウンタとして、直列に接続された複数のフリップフロ
ップ回路（Ｄ−FF）21、22・・・2nが設置されている。
初段のＤ−FF21にはクロックパルスCLKが入力され、最
終段のＤ−FF2nからオーバーフロー出力C0が取り出され
る。The WDT, as shown in FIG. 3, 1 as a preset and overflow can counter system chip microcomputer, a plurality of flip-flop circuits connected in series (D-FF) 2 1, 2 2 ··· 2 n are installed.
Clock pulse CLK is input to the first stage D-FF2 1, the overflow output C 0 from D-FF2 n of the last stage is taken out.
１チップマイコンでは一定の時間内に処理可能なプロ
グラムが作成されることに対応し、WDTでは、このプロ
グラムが正常に実行される時間内ではそのWDTがオーバ
ーフロー出力C0を生じない一定時間に設定されている。In one-chip microcomputer in response to processable program is created within a certain time, the WDT, Within the time the program is executed normally set to a certain time the WDT does not occur an overflow output C 0 Have been.
したがって、１チップマイコンのシステムでは、一つ
のプログラムが正常に実行された場合には、その実行終
了時にリセット信号Riが得られ、このリセット信号Riが
WDTの各Ｄ−FF21〜2nのリセット入力Ｒに加えられ、プ
ログラムが所定時間に終了した場合には、Ｄ−FF21〜2n
はプリセットされる。Therefore, in the one-chip microcomputer system, when one program is executed normally, a reset signal Ri is obtained at the end of the execution, and this reset signal Ri is
It applied to the reset input R of each D-FF2 1 ~2 n of WDT, if the program is terminated a predetermined time, D-FF2 1 ~2 n
Is preset.
そして、プログラムが正常な時間内に終了しない場合
には、リセット信号Riが得られないので、WDTのプリセ
ットが遅れ、その間にWDTにオーバーフロー出力C0が生
じる。そこで、このオーバーフロー出力C0を１チップマ
イコンのシステム側で検知することで、システムに異常
が生じたことを告知し、たとえば、インターラプトルー
チンプログラムの実行や、システムの初期化の実行など
が取られる。Then, if the program is not completed within the normal time, the reset signal R i can not be obtained, WDT preset delay, overflow output C 0 occurs WDT therebetween. Therefore, by detecting the overflow output C 0 on the system side of the one-chip microcomputer, announcing that an abnormality in the system occurs, for example, execution or interrupt routine program, and the execution of system initialization preparative Can be
このようなWDTでは、プログラムの実行と直接関係し
たソフトウェアでのリセット信号が形成されており、プ
ログラム動作に対応したWDTリセット指令が必要であ
り、場合によってはソフトウェアやハードウェアの開発
上、それが障害となることがある。In such a WDT, a reset signal in software that is directly related to the execution of the program is formed, and a WDT reset command corresponding to the program operation is necessary.In some cases, this is required in the development of software and hardware. May be an obstacle.
そこで、この発明は、リモコン用データ処理機器で必
ず必要となるキャリア出力の利用により、ハードウェア
側でのリセット信号によってWDTのプリセットを可能に
し、ソフトウェア開発の自由度を拡大したリモコン用デ
ータ処理装置を提供することを目的とする。Therefore, the present invention provides a remote control data processing device that allows the presetting of a WDT by a reset signal on the hardware side by using a carrier output that is always required in a remote control data processing device, thereby increasing the degree of freedom in software development. The purpose is to provide.
この発明のリモコン用データ処理装置は、リモートコ
ントロール装置に設置されるリモコン用データ処理装置
であって、クロックパルスを単位として時間を計測し、
その時間が一定時間を越えたとき、それを表すタイマー
出力を発生するウォッチドッグタイマ（２）と、このウ
ォッチドッグタイマが発生した前記タイマー出力を受
け、又は外部からリセット入力を受けることにより、プ
ログラムの実行に応じて、前記ウォッチドッグタイマを
リセットするための第１のリセット信号を発生するプロ
グラム実行手段と、このプログラム実行手段とは別に設
けられ、前記リモートコントロール装置のエンコード信
号を形成するためのキャリアジェネレータ（16）とを備
え、前記キャリアジェネレータの出力信号により前記第
１のリセット信号とは別に前記ウォッチドッグタイマを
リセットさせる第２のリセット信号を発生し、前記ウォ
ッチドッグタイマを前記第１のリセット信号又は前記第
２のリセット信号によりリセットするようにしたことを
特徴とする。The data processing device for remote control of the present invention is a data processing device for remote control installed in the remote control device, and measures time in units of clock pulses.
When the time exceeds a certain time, a watchdog timer (2) for generating a timer output indicating the time, and receiving the timer output generated by the watchdog timer or receiving a reset input from the outside, And a program execution means for generating a first reset signal for resetting the watchdog timer in response to the execution of the program. The program execution means is provided separately from the program execution means and is used for forming an encode signal of the remote control device. And a second reset signal for resetting the watchdog timer separately from the first reset signal based on an output signal of the carrier generator. A reset signal or the second reset signal Characterized by being adapted to reset Ri.
このようにすれば、プログラムの実行によって得られ
る第１のリセット信号とは別に、ハードウェアで構成さ
れたリセット信号発生手段からの第２のリセット信号が
得られる。第１および第２のリセット信号は、OR回路を
通してWDTのリセット入力に加えられており、WDTに設定
された一定時間内であれば、第１または第２のリセット
信号によってWDTをプリセットすることができるのであ
る。With this configuration, the second reset signal from the reset signal generation means constituted by hardware is obtained separately from the first reset signal obtained by executing the program. The first and second reset signals are applied to the reset input of the WDT through the OR circuit, and within a predetermined time set in the WDT, the WDT can be preset by the first or second reset signal. You can.
第１図は、この発明のリモコン用データ処理装置の実
施例を示す。FIG. 1 shows an embodiment of a data processing device for a remote controller according to the present invention.
この実施例は、ビデオテープレコーダなどを遠隔操作
するために用いられるリモコン用エンコーダに設置され
たリモコン用データ処理装置を示している。そして、デ
ータ処理装置は１チップマイコンで構成され、その内部
にWDT2が設置されている。WDT2には、プリセットおよび
オーバーフロー可能なカウンタが用いられており、直列
に接続された複数のフリップフロップ回路（Ｄ−FF）
21、22・・・2nが設置されている。各Ｄ−FF21〜2nの段
数は、処理すべきプログラムの処理時間に対応して設定
される。そして、初段のＤ−FF21にはクロックパルスCL
Kが入力され、最終段のＤ−FF2nからオーバーフロー出
力C0が取り出される。This embodiment shows a remote control data processing device installed in a remote control encoder used for remotely controlling a video tape recorder or the like. The data processing device is constituted by a one-chip microcomputer, in which the WDT 2 is installed. The WDT2 uses a counter that can be preset and overflow, and includes a plurality of flip-flop circuits (D-FF) connected in series.
2 1 , 2 2 ... 2 n are installed. Number of the D-FF2 1 ~2 n is set corresponding to the processing time of the program to be processed. The clock pulse CL is the first stage of D-FF2 1
K is inputted, an overflow output C 0 from D-FF2 n of the last stage is taken out.
このWDT2に対する第１のリセット信号発生手段を成す
プログラム実行手段の一部を構成する読出し専用のメモ
リ（ROM）４が設置されている。ROM4には、システムに
おけるプログラムなどが記憶されており、そのプログラ
ムを実行するために必要なデータアドレスを指定するア
ドレス入力部には、ページアドレスレジスタ（PA）６お
よびプログラムカウンタ（PC）８が設置され、必要なコ
ードを読み出すためのアドレスの指定がこれらPA6、PC8
を以て行われる。そして、PA6およびPC8には、プリセッ
トするための共通のリセット回路10が設置され、リセッ
ト回路10に対する外部からのリセット信号R0またはWDT2
からのオーバーフロー信号C0がOR回路12を介して加えら
れている。A read-only memory (ROM) 4 which is a part of a program executing means constituting a first reset signal generating means for the WDT 2 is provided. The ROM 4 stores a program in the system and the like, and a page address register (PA) 6 and a program counter (PC) 8 are installed in an address input section for designating a data address necessary for executing the program. The address for reading the required code is specified for PA6 and PC8.
It is performed with. A common reset circuit 10 for presetting is provided in PA6 and PC8, and an external reset signal R0 or WDT2 for the reset circuit 10 is provided.
An overflow signal C0 is supplied via an OR circuit 12.
また、ROM4のデータ出力側には、インストラクション
デコーダ14が設置され、指定されたアドレスの読み出さ
れたデータDn、第１のリセット信号R1、その他の制御信
号Knが出力される。Further, the data output of the ROM 4, installed instruction decoder 14, the data D n read the specified address, the first reset signal R 1, the other control signal K n is outputted.
制御信号Knは、ハードウェアで構成される第２のリセ
ット信号発生手段として設置されたキャリアジェネレー
タ16に加えられ、キャリアジェネレータ16では、リモコ
ンにおけるデータをキャリア信号によって表すエンコー
ド信号E0とともに、WDT2をプリセットするための第２の
リセット信号R2が形成される。キャリアジェネレータ16
でのリセット信号R2の形成は、例えば、リモコンキャリ
ア出力がオンしているとき、一つのパルスが出力される
ように構成すればよい。Control signal K n is added to the carrier generator 16 installed as a second reset signal generating means composed of hardware, the carrier generator 16, together with the encoded signal E 0 representing the data in the remote control by the carrier signal, WDT2 the second reset signal R 2 is formed to preset. Carrier generator 16
Formation of the reset signal R 2 in, for example, when the remote control carrier output is on, may be configured as a single pulse is output.
各リセット信号R1、R2は、OR回路18を通じてWDT2の各
Ｄ−FF21〜2nのリセット入力Ｒに加えられている。OR回
路18を用いて二つのリセット信号R1、R2をWDT2に加えて
いるのは、プログラム実行手段側からのリセット信号R1
とキャリアジェネレータ16からのリセット信号R2の何れ
かでもWDT2をリセットするためである。Each reset signal R 1, R 2 are applied to the reset input R of each D-FF2 1 ~2 n of WDT2 through OR circuit 18. The reason why the two reset signals R 1 and R 2 are added to the WDT 2 using the OR circuit 18 is that the reset signal R 1
To be due to reset WDT2 in either of the reset signal R 2 from the carrier generator 16.
このような構成によれば、キャリアジェネレータ16か
ら第２図のＢに示すように、リセット信号R2が発生し、
第２図のＡに示すプログラムの実行によって得られるリ
セット信号R1とは別にOR回路18を通じてWDT2のリセット
入力Ｒに加えられる。したがって、WDT2に設定されてい
る所定時間内であれば、キャリアジェネレータ16からの
リセット信号R2によってWDT2のプリセットが行われるこ
とになる。そこで、実施例では、リセット信号R1をOR回
路18を通してWDT2に加えているが、WDT2のプリセットに
対するソフトウェア側のリセット信号R1は任意である。According to such a configuration, as shown from the carrier generator 16 in B of FIG. 2, the reset signal R 2 is generated,
The reset signal R 1 which is obtained by the execution of the program shown in A of FIG. 2 are separately added to the reset input R of WDT2 through OR circuit 18. Therefore, if it is within the predetermined time set in the WDT2, by a reset signal R 2 from the carrier generator 16 so that the WDT2 preset is carried out. Therefore, in the embodiment, although in addition to WDT2 reset signal R 1 through OR circuit 18, the reset signal R 1 of the software side against preset WDT2 it is optional.
そして、この実施例では、キャリアジェネレータ16に
はインストラクションデコーダ14からの制御信号K1、
K2、K3、K4・・・によって出力の発生開始、その終了が
指定され、第２図のＣに示すように、伝送すべきデータ
を表すエンコード信号E0が形成されている。エンコード
信号E0に含まれる規則性を持つパルスは、データ搬送媒
体としてのキャリア信号Crを表している。In this embodiment, a control signal K 1 from the instruction decoder 14 is supplied to the carrier generator 16,
The start and end of the output are designated by K 2 , K 3 , K 4 ..., And an encoded signal E 0 representing data to be transmitted is formed as shown in FIG. 2C. Pulses with a regularity that is included in the encoded signal E 0 represents the carrier signal C r as a data carrying medium.
このように１チップマイコンにおいて、プログラムが
一定時間に実行されたか否かを監視するために設置され
たWDT2のプリセットは、ソフトウェア側のリセット信号
R1とは別に、ハードウェア側で発生させたリセット信号
R2によっても行うことができる。たとえば、ハードウェ
ア側で一定時間にリセット信号R2が出力される条件下で
は、ソフトウェア側でのリセット信号R1は不要となり、
正常なプログラムの実行動作において、WDT2をプリセッ
トすることができる。As described above, in the one-chip microcomputer, the WDT2 preset installed to monitor whether the program has been executed for a predetermined time is reset by a software reset signal.
Apart from R 1, a reset signal generated at the hardware side
R 2 can also do this. For example, under conditions where the reset signal R 2 in a certain time the hardware side is outputted, the reset signal R 1 of the software side is not required,
WDT2 can be preset during normal program execution.
以上説明したように、この発明によれば、プログラム
実行手段側のプログラム実行等によるパワーオンリセッ
トやウォッチドッグタイマのタイマ出力からなる第１の
リセット信号とは別に、リモコン用データ処理機器で必
ず必要となるキャリア出力により第２のリセット信号を
形成し、第１または第２のリセット信号によってウォッ
チドッグタイマをプリセットすることができ、ソフトウ
ェアの開発や制御システムの開発の自由度を拡大するこ
とができる。As described above, according to the present invention, apart from the power-on reset due to the execution of the program on the program execution means side and the first reset signal including the timer output of the watchdog timer, the data processing device for the remote control is always required. A second reset signal can be formed by the carrier output, and a watchdog timer can be preset by the first or second reset signal, thereby increasing the degree of freedom in software development and control system development. .
第１図はこの発明のリモコン用データ処理装置の実施例
を示すブロック図、第２図は第１図に示したリモコン用
データ処理装置の動作を示す図、第３図は従来のリモコ
ン用データ処理装置におけるウォッチドッグタイマを示
すブロック図である。 ２……ウォッチドッグタイマ ４……メモリ（プログラム実行手段） 10……リセット回路（プログラム実行手段） 16……キャリアジェネレータ 18……OR回路FIG. 1 is a block diagram showing an embodiment of a remote control data processing device according to the present invention, FIG. 2 is a diagram showing the operation of the remote control data processing device shown in FIG. 1, and FIG. FIG. 4 is a block diagram illustrating a watchdog timer in the processing device. 2 Watchdog timer 4 Memory (program execution means) 10 Reset circuit (program execution means) 16 Carrier generator 18 OR circuit
Claims (1)
モコン用データ処理装置であって、 クロックパルスを単位として時間を計測し、その時間が
一定時間を越えたとき、それを表すタイマー出力を発生
するウォッチドッグタイマと、 このウォッチドッグタイマが発生した前記タイマー出力
を受け、又は外部からリセット入力を受けることによ
り、プログラムの実行に応じて、前記ウォッチドッグタ
イマをリセットするための第１のリセット信号を発生す
るプログラム実行手段と、 このプログラム実行手段とは別に設けられ、前記リモー
トコントロール装置のエンコード信号を形成するための
キャリアジェネレータと、 を備え、前記キャリアジェネレータの出力信号により前
記第１のリセット信号とは別に前記ウォッチドッグタイ
マをリセットさせる第２のリセット信号を発生し、前記
ウォッチドッグタイマを前記第１のリセット信号又は前
記第２のリセット信号によりリセットするようにしたこ
とを特徴とするリモコン用データ処理装置。1. A data processing device for a remote control installed in a remote control device, comprising: a watch for measuring time in units of clock pulses, and generating a timer output indicating the time when the time exceeds a predetermined time. A dog timer, and a first reset signal for resetting the watchdog timer in response to execution of a program by receiving the timer output generated by the watchdog timer or receiving a reset input from outside And a carrier generator provided separately from the program executing means for forming an encode signal of the remote control device. An output signal of the carrier generator is used to determine the first reset signal. Separately reset the watchdog timer. A second reset signal for resetting the watchdog timer, and resetting the watchdog timer by the first reset signal or the second reset signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63290484A JP2734473B2 (en) | 1988-11-17 | 1988-11-17 | Data processing device for remote control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63290484A JP2734473B2 (en) | 1988-11-17 | 1988-11-17 | Data processing device for remote control |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02136939A JPH02136939A (en) | 1990-05-25 |
| JP2734473B2 true JP2734473B2 (en) | 1998-03-30 |
Family
ID=17756618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63290484A Expired - Lifetime JP2734473B2 (en) | 1988-11-17 | 1988-11-17 | Data processing device for remote control |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2734473B2 (en) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5633719A (en) * | 1979-08-27 | 1981-04-04 | Nissin Electric Co Ltd | Resetting circuit of microcompuphier |
| JPS60131051U (en) * | 1984-02-14 | 1985-09-02 | 富士電機株式会社 | Watchdog circuit |
| JPS62198940A (en) * | 1986-02-26 | 1987-09-02 | Oki Electric Ind Co Ltd | Abnormality detecting system for controller using microcomputer |
-
1988
- 1988-11-17 JP JP63290484A patent/JP2734473B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02136939A (en) | 1990-05-25 |
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