JPH04192055A - Ｄｍａ転送制御装置 - Google Patents
Ｄｍａ転送制御装置Info
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- JPH04192055A JPH04192055A JP32408090A JP32408090A JPH04192055A JP H04192055 A JPH04192055 A JP H04192055A JP 32408090 A JP32408090 A JP 32408090A JP 32408090 A JP32408090 A JP 32408090A JP H04192055 A JPH04192055 A JP H04192055A
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- dma
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- 230000015654 memory Effects 0.000 claims abstract description 61
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 abstract 5
- 101000822155 Dictyostelium mucoroides 1-aminocyclopropane-1-carboxylate oxidase Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
ＣＰＵによってアクセスされ、かつ所定の転送相手装置
との間でＤ Ｍ Ａ （Ｄ １ｒｅｃｔ Ｍ ｅｍｏｒ
ｙＡ ｃｃｅｓｓ）転送を行うべきメモリと、このＤＭ
Ａ転送を制御するＤＭＡコントローラ（ＤＭＡＣとも略
記する）を備えたシステムにおいて、ＤＭＡ転送中にお
けるＣＰＵの動作不可期間を極力少なくするためのＤＭ
Ａ転送制御装置に関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。
との間でＤ Ｍ Ａ （Ｄ １ｒｅｃｔ Ｍ ｅｍｏｒ
ｙＡ ｃｃｅｓｓ）転送を行うべきメモリと、このＤＭ
Ａ転送を制御するＤＭＡコントローラ（ＤＭＡＣとも略
記する）を備えたシステムにおいて、ＤＭＡ転送中にお
けるＣＰＵの動作不可期間を極力少なくするためのＤＭ
Ａ転送制御装置に関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。
第３図は従来におけるＣＰＵとＤＭＡＣを含むシステム
の要部の構成を示す。同図において０１はＣＰＵ、０２
はＤＭＡＣ，０３はＣＰＵ０Ｉ、ＤＭＡＣＯ２の何れか
らもアクセス可能なメモリ（ＲＡＭ）である。 ここでＣＰ ＵＯＩが動作中、ＤＭＡＣＯ２が動作する
ためには、次の手順で行っていた。即ち、（１）ＤＭＡ
ＣＯ２からＣＰＵ０Ｉに対してバスホールド要求信号ｌ
を出す。 （２）ＣＰＵＯｌからホールト承認信号２をＤＭＡＣＯ
２が受取る。 （３）ＤＭＡＣＯ２はハスマスクとしてバスＢＳを介し
メモリ０３にライト信号＊ＷＴを出力し、このメモリ０
３にＤＭＡデータ転送を行う。
の要部の構成を示す。同図において０１はＣＰＵ、０２
はＤＭＡＣ，０３はＣＰＵ０Ｉ、ＤＭＡＣＯ２の何れか
らもアクセス可能なメモリ（ＲＡＭ）である。 ここでＣＰ ＵＯＩが動作中、ＤＭＡＣＯ２が動作する
ためには、次の手順で行っていた。即ち、（１）ＤＭＡ
ＣＯ２からＣＰＵ０Ｉに対してバスホールド要求信号ｌ
を出す。 （２）ＣＰＵＯｌからホールト承認信号２をＤＭＡＣＯ
２が受取る。 （３）ＤＭＡＣＯ２はハスマスクとしてバスＢＳを介し
メモリ０３にライト信号＊ＷＴを出力し、このメモリ０
３にＤＭＡデータ転送を行う。
第４図は第３図におけるＤＭＡＣＯ２→メモリ０３のデ
ータ転送のタインミングチャートである。この場合、通
常の計算機システムではＤＭＡ転送のためにハスＢＳを
占有し続けることはＣＰＵ不在となって好ましくない。 このためＤＭＡＣＯ２がメモリ０３に所定量ライトする
たびに、ＣＰＵ０Ｉにハスホールド要求信号１を出し、
ＣＰ ＵＯＩからホールド承認信号２が返ってくるのを
待ち、この承認信号２の出力期間中にデータ書込を行う
という動作を繰返す。そしてこのホールド承認信号２の
出力期間中がＣＰＵ０Ｉの動作不可時間となる。従って
データ転送の総時間が長くなると（即ちバスをホールド
している時間が長くなると）、それだけＣＰ ＵＯＩの
動作を止めることになる。このためこのＣＰＵ動作不可
時間を少なくすることが望まれている。 そこで本発明はこの問題を解消できるＤＭＡ転送制御装
置を提供することを課題とする。
ータ転送のタインミングチャートである。この場合、通
常の計算機システムではＤＭＡ転送のためにハスＢＳを
占有し続けることはＣＰＵ不在となって好ましくない。 このためＤＭＡＣＯ２がメモリ０３に所定量ライトする
たびに、ＣＰＵ０Ｉにハスホールド要求信号１を出し、
ＣＰ ＵＯＩからホールド承認信号２が返ってくるのを
待ち、この承認信号２の出力期間中にデータ書込を行う
という動作を繰返す。そしてこのホールド承認信号２の
出力期間中がＣＰＵ０Ｉの動作不可時間となる。従って
データ転送の総時間が長くなると（即ちバスをホールド
している時間が長くなると）、それだけＣＰ ＵＯＩの
動作を止めることになる。このためこのＣＰＵ動作不可
時間を少なくすることが望まれている。 そこで本発明はこの問題を解消できるＤＭＡ転送制御装
置を提供することを課題とする。
前記の課題を解決するために、請求項１のＤＭＡ転送制
御装置は、Ｉ’ＣＰＵ（０１など）によつそアクセスさ
れ、かつ所定の転送相手装置（０６など）との間でＤＭ
Ａ転送を行うべき第１のメモリ（０３など）と、このＤ
ＭＡ転送を制御するＤＭＡコントローラ（０２など）と
を備えたことをシステムにおいて、 第２のメモリ、 前記ＣＰＵの制御下にあってこの第２のメモリと前記第
１のメモリとの間でバースト転送を行わせるバースト制
御手段（バースト制御回路０５など）を備え、 前記ＤＭＡコントローラが前記バースト制御手段の制御
下にあって前記第１のメモリの転送相手装置と前記第２
のメモリとの間で前記バースト転送に関わるデータにつ
いてのＤＭＡ転送を行わせるようにＪするものとし、ま
た 請求項２のＤＭＡ転送制御装置では、前記請求項１のＤ
ＭＡ転送制御装置において、「前記第２のメモリをＦＩ
ＦＯ（０４など）と↓するものとする。
御装置は、Ｉ’ＣＰＵ（０１など）によつそアクセスさ
れ、かつ所定の転送相手装置（０６など）との間でＤＭ
Ａ転送を行うべき第１のメモリ（０３など）と、このＤ
ＭＡ転送を制御するＤＭＡコントローラ（０２など）と
を備えたことをシステムにおいて、 第２のメモリ、 前記ＣＰＵの制御下にあってこの第２のメモリと前記第
１のメモリとの間でバースト転送を行わせるバースト制
御手段（バースト制御回路０５など）を備え、 前記ＤＭＡコントローラが前記バースト制御手段の制御
下にあって前記第１のメモリの転送相手装置と前記第２
のメモリとの間で前記バースト転送に関わるデータにつ
いてのＤＭＡ転送を行わせるようにＪするものとし、ま
た 請求項２のＤＭＡ転送制御装置では、前記請求項１のＤ
ＭＡ転送制御装置において、「前記第２のメモリをＦＩ
ＦＯ（０４など）と↓するものとする。
実際にはＤＭＡＣがデータ転送を行っている時間を短縮
することはできない。そこでＤＭＡＣとＣＰＵ間に第２
のメモリとしての緩衝用ＲＡＭ（ここではＦＩＦＯ）０
４を配置し、このＦＩＦＯ０４と第１のメモリ０３間で
、任意のデータ数分のみ、バースト転送を行うようにす
る。
することはできない。そこでＤＭＡＣとＣＰＵ間に第２
のメモリとしての緩衝用ＲＡＭ（ここではＦＩＦＯ）０
４を配置し、このＦＩＦＯ０４と第１のメモリ０３間で
、任意のデータ数分のみ、バースト転送を行うようにす
る。
以下第１図および第２図に基づいて本発明の詳細な説明
する。第１図は本発明の一実施例としての要部構成を示
す回路図で第３図に対応するものである。同図において
は第３図に対しＤＭＡＣＯ２とメモリ０３との間にＦＩ
ＦＯ（先入先出メモリ）０４が挿入され、またＣ Ｐ
ＵＯＩとＤＭＡＣＯ２との間にバースト制御回路０５が
設けられている。また０６はメモリ０３のデータのＤＭ
Ａ転送の相手となる装置としてのＩｌｏ、またはメモリ
であり、この例ではメモリとする。そして以下便宜上メ
モリ０６をメモリＡ、メモリ０３をメモリＢとも略記す
る。 次にメモリＡ−Ｂ、Ｂ−Ａの２通りのデータ転送の手順
を説明する。 ［１］メモリＡ−Ｂの転送時： （１） ＣＰ ＵＯＩがデータバスＤＢＩを占有してい
る。 （２）ＣＰＵＯＩがＤＭＡＣＯ２およびバースト制御回
路０５を起動する。このときの転送方向はＣＰＵ０Ｉが
バースト制御回路０５に与える転送方向信号ＤＲで規定
する。 （３）バースト制御回路０５がＤＭＡＣＯ２にＤＭＡ要
求信号３を出す。 （４）ＤＭＡＣＯ２がバースト制御回路０５へＤＭＡ承
認信号４を返す。 （５）このＤＭＡ承認信号４の出力期間中、ＤＭＡＣＯ
２はメモリＡからＦＩＦＯＯ４にデータを転送する。そ
して前記（３）〜（５）の動作を繰返す。 （６）このようにＦＩＦＯＯ４が満杯の状態になると、
ＦＩＦＯＯ４はフルフラグＦＦをバースト制御回路０５
に出力する。 （７）フルフラグＦＦを受取ったバースト制御回路０５
はバスホールド要求信号１をＣＰ ＵＯＩに出力し、Ｃ
Ｐ ＵＯＩからバスホールド承認信号２を受取る。 （８）これによりバースト制御回路０５はライト信号＊
ＷＴをメモリＢに出力し、ＦＩＦＯＯ４からメモリＢに
データバスＤＢＩを介してデータをバースト転送する。 （９）このようにしてＦＩＦＯＯ４が空の状態になると
、ＦＩＦＯＯ４はエンプティフラグＥＦをバースト制御
回路０５に出力する。 ＧＯ）エンプティフラグＥＦを受取ったバースト制御回
路０５はバスホールド要求信号２を取下げる。 ００前記手順（３）に戻り、以後（３）〜００の手順を
繰返す。 ［１１］メモリＢ−＋Ａの転送時： （１）ＣＰＵＯＩが５のデータバスＤＢ１を占有してい
る。 （２） ＣＰ ＵＯＩがＤＭＡＣＯ２およびバースト回
路０５を起動する。このときの転送方向はバースト制御
回路０５に与える転送方向信号ＤＲで規定する。 （３）そこでバースト制御回路０５はＣＰ ＵＯＩに対
し、バスホールド要求信号１を出力し、ＣＰＵ０Ｉから
ハスホールド承認信号２を受取る。 （４）次にバースト制御回路０５はメモリＢからＦＩＦ
ＯＯ４にデータをバースト転送する。 （５）ここでＦＩＦＯＯ４が満杯の状態になるとフルフ
ラグＦＦを出力する。 （６）フルフラグＦＦを受取ったバースト制御回路０５
はバスホールド要求信号１を取下げ、ＣＰＵ０Ｉにデー
タバスＤＢＩの専有権を返還する。 （７）バースト制御回路０５はＤＭＡＣＯ２を起動し、
ＦＩＦＯＯ４からメモリＡにデータを転送する。 （８） Ｆ Ｉ Ｆ ００４が空の状態になるとエンプ
ティフラグＥＦを出力する。 （９）このエンプティフラグＥＦを受取ったバースト制
御回路０５はＤＭＡＣＯ２に対するＤＭＡレディ５を取
下げ、ＤＭＡＣＯ２の動作を止める。 ０ψ前記手順（３）に戻り、以後（３）〜θ０）の手順
を繰返す。 第２図は、第１図におけるメモリＡ−Ｂのデータ転送の
タイミングチャートを示している。第２図におけるＡ区
間は第１図におけるメモリＡ−＋ＦＩＦＯＯ４の転送に
対応しており、この時、ＣＰＵ０１は動作可能である。 また第２図のＢ区間は第１図におけるＦＩＦＯＯ４→メ
モリＢの転送に対応しており、この時、バースト転送を
行う。このことから解るように、第２図ではバス獲得に
要する時間を最小にし、ＣＰ ＵＯＩの動作不可時間を
最小にすることができる。
する。第１図は本発明の一実施例としての要部構成を示
す回路図で第３図に対応するものである。同図において
は第３図に対しＤＭＡＣＯ２とメモリ０３との間にＦＩ
ＦＯ（先入先出メモリ）０４が挿入され、またＣ Ｐ
ＵＯＩとＤＭＡＣＯ２との間にバースト制御回路０５が
設けられている。また０６はメモリ０３のデータのＤＭ
Ａ転送の相手となる装置としてのＩｌｏ、またはメモリ
であり、この例ではメモリとする。そして以下便宜上メ
モリ０６をメモリＡ、メモリ０３をメモリＢとも略記す
る。 次にメモリＡ−Ｂ、Ｂ−Ａの２通りのデータ転送の手順
を説明する。 ［１］メモリＡ−Ｂの転送時： （１） ＣＰ ＵＯＩがデータバスＤＢＩを占有してい
る。 （２）ＣＰＵＯＩがＤＭＡＣＯ２およびバースト制御回
路０５を起動する。このときの転送方向はＣＰＵ０Ｉが
バースト制御回路０５に与える転送方向信号ＤＲで規定
する。 （３）バースト制御回路０５がＤＭＡＣＯ２にＤＭＡ要
求信号３を出す。 （４）ＤＭＡＣＯ２がバースト制御回路０５へＤＭＡ承
認信号４を返す。 （５）このＤＭＡ承認信号４の出力期間中、ＤＭＡＣＯ
２はメモリＡからＦＩＦＯＯ４にデータを転送する。そ
して前記（３）〜（５）の動作を繰返す。 （６）このようにＦＩＦＯＯ４が満杯の状態になると、
ＦＩＦＯＯ４はフルフラグＦＦをバースト制御回路０５
に出力する。 （７）フルフラグＦＦを受取ったバースト制御回路０５
はバスホールド要求信号１をＣＰ ＵＯＩに出力し、Ｃ
Ｐ ＵＯＩからバスホールド承認信号２を受取る。 （８）これによりバースト制御回路０５はライト信号＊
ＷＴをメモリＢに出力し、ＦＩＦＯＯ４からメモリＢに
データバスＤＢＩを介してデータをバースト転送する。 （９）このようにしてＦＩＦＯＯ４が空の状態になると
、ＦＩＦＯＯ４はエンプティフラグＥＦをバースト制御
回路０５に出力する。 ＧＯ）エンプティフラグＥＦを受取ったバースト制御回
路０５はバスホールド要求信号２を取下げる。 ００前記手順（３）に戻り、以後（３）〜００の手順を
繰返す。 ［１１］メモリＢ−＋Ａの転送時： （１）ＣＰＵＯＩが５のデータバスＤＢ１を占有してい
る。 （２） ＣＰ ＵＯＩがＤＭＡＣＯ２およびバースト回
路０５を起動する。このときの転送方向はバースト制御
回路０５に与える転送方向信号ＤＲで規定する。 （３）そこでバースト制御回路０５はＣＰ ＵＯＩに対
し、バスホールド要求信号１を出力し、ＣＰＵ０Ｉから
ハスホールド承認信号２を受取る。 （４）次にバースト制御回路０５はメモリＢからＦＩＦ
ＯＯ４にデータをバースト転送する。 （５）ここでＦＩＦＯＯ４が満杯の状態になるとフルフ
ラグＦＦを出力する。 （６）フルフラグＦＦを受取ったバースト制御回路０５
はバスホールド要求信号１を取下げ、ＣＰＵ０Ｉにデー
タバスＤＢＩの専有権を返還する。 （７）バースト制御回路０５はＤＭＡＣＯ２を起動し、
ＦＩＦＯＯ４からメモリＡにデータを転送する。 （８） Ｆ Ｉ Ｆ ００４が空の状態になるとエンプ
ティフラグＥＦを出力する。 （９）このエンプティフラグＥＦを受取ったバースト制
御回路０５はＤＭＡＣＯ２に対するＤＭＡレディ５を取
下げ、ＤＭＡＣＯ２の動作を止める。 ０ψ前記手順（３）に戻り、以後（３）〜θ０）の手順
を繰返す。 第２図は、第１図におけるメモリＡ−Ｂのデータ転送の
タイミングチャートを示している。第２図におけるＡ区
間は第１図におけるメモリＡ−＋ＦＩＦＯＯ４の転送に
対応しており、この時、ＣＰＵ０１は動作可能である。 また第２図のＢ区間は第１図におけるＦＩＦＯＯ４→メ
モリＢの転送に対応しており、この時、バースト転送を
行う。このことから解るように、第２図ではバス獲得に
要する時間を最小にし、ＣＰ ＵＯＩの動作不可時間を
最小にすることができる。
本発明によれば、ＣＰ ＵＯＩによってアクセスされ、
かつ所定の転送相手装置（メモリＢ）０６との間でＤＭ
Ａ転送を行うべきメモリ０３と、このＤＭＡ転送を制御
するＤＭＡコントローラ０２とを備えたことをシステム
において、 ＦＩＦＯＯ４、 前記ＣＰ ＵＯＩの制御下にあってこのＦＩＦＯＯ４と
前記メモリ０３との間でバースト転送を行わせるバース
ト制御回路０５を備え、 前記ＤＭＡコントローラ０２が前記バースト制御回路０
５の制御下にあって前記メモリの転送相手装置（メモリ
Ｂ）０６と前記ＦＩＦＯＯ４との間で前記バースト転送
に関わるデータについてのＤＭＡ転送を行わせるように
したので、 ＤＭＡＣＯ２の制御による転送相手装置（メモリＢ）と
ＦＩＦＯＯｄ間の時間のかかるデータ転送中にはＣＰ
ＵＯＩは動作可能となり、ＣＰ ＵＯＩの動作不可時間
は前記バースト転送の期間のみとなって、この動作不可
時間を極力少ないものとすることができる。
かつ所定の転送相手装置（メモリＢ）０６との間でＤＭ
Ａ転送を行うべきメモリ０３と、このＤＭＡ転送を制御
するＤＭＡコントローラ０２とを備えたことをシステム
において、 ＦＩＦＯＯ４、 前記ＣＰ ＵＯＩの制御下にあってこのＦＩＦＯＯ４と
前記メモリ０３との間でバースト転送を行わせるバース
ト制御回路０５を備え、 前記ＤＭＡコントローラ０２が前記バースト制御回路０
５の制御下にあって前記メモリの転送相手装置（メモリ
Ｂ）０６と前記ＦＩＦＯＯ４との間で前記バースト転送
に関わるデータについてのＤＭＡ転送を行わせるように
したので、 ＤＭＡＣＯ２の制御による転送相手装置（メモリＢ）と
ＦＩＦＯＯｄ間の時間のかかるデータ転送中にはＣＰ
ＵＯＩは動作可能となり、ＣＰ ＵＯＩの動作不可時間
は前記バースト転送の期間のみとなって、この動作不可
時間を極力少ないものとすることができる。
第１図は本発明の実施例としての要部構成を示す回路図
、 第２図は第１図の動作説明用のタイムチャート、第３図
は第１図に対応する従来の回路図、第４図は第３図の動
作説明用のタイムチャートである。 ０１：ＣＰＵ、０２：ＤＭＡコントローラ（ＤＭＡＣ）
、０３：メモリ （メモリＢ）、０４：ＦＩＦＯ３０５
：バースト制御回路、０６：メモリ （メモリＡ）、Ｄ
ＢＩ、ＤＢ２ ：データハス、１：ハスホールド要求
信号、２；ホールド承認信号、３：ＤＭＡ要求信号、４
： ＤＭＡ承認信号、５ ： ＤＭＡレディ、ＦＦ：
フルフラグ、ＥＦ：エンプティフラグ。 ＣＰＵ動作手可時内 牙４図
、 第２図は第１図の動作説明用のタイムチャート、第３図
は第１図に対応する従来の回路図、第４図は第３図の動
作説明用のタイムチャートである。 ０１：ＣＰＵ、０２：ＤＭＡコントローラ（ＤＭＡＣ）
、０３：メモリ （メモリＢ）、０４：ＦＩＦＯ３０５
：バースト制御回路、０６：メモリ （メモリＡ）、Ｄ
ＢＩ、ＤＢ２ ：データハス、１：ハスホールド要求
信号、２；ホールド承認信号、３：ＤＭＡ要求信号、４
： ＤＭＡ承認信号、５ ： ＤＭＡレディ、ＦＦ：
フルフラグ、ＥＦ：エンプティフラグ。 ＣＰＵ動作手可時内 牙４図
Claims (1)
- 【特許請求の範囲】 １）ＣＰＵによってアクセスされ、かつ所定の転送相手
装置との間でＤＭＡ転送を行うべき第１のメモリと、こ
のＤＭＡ転送を制御するＤＭＡコントローラとを備えた
システムにおいて、 第２のメモリ、 前記ＣＰＵの制御下にあってこの第２のメモリと前記第
１のメモリとの間でバースト転送を行わせるバースト制
御手段を備え、 前記ＤＭＡコントローラが前記バースト制御手段の制御
下にあって前記第１のメモリの転送相手装置と前記第２
のメモリとの間で前記バースト転送に関わるデータにつ
いてのＤＭＡ転送を行わせるようにしたことを特徴とす
るＤＭＡ転送制御装置。 ２）特許請求の範囲第１項に記載のＤＭＡ転送制御装置
において、前記第２のメモリをＦＩＦＯとしたことを特
徴とするＤＭＡ転送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32408090A JPH04192055A (ja) | 1990-11-27 | 1990-11-27 | Ｄｍａ転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32408090A JPH04192055A (ja) | 1990-11-27 | 1990-11-27 | Ｄｍａ転送制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04192055A true JPH04192055A (ja) | 1992-07-10 |
Family
ID=18161929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32408090A Pending JPH04192055A (ja) | 1990-11-27 | 1990-11-27 | Ｄｍａ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04192055A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100395383B1 (ko) * | 1999-12-27 | 2003-08-21 | 마쯔시다덴기산교 가부시키가이샤 | 데이터 전송 장치 |
-
1990
- 1990-11-27 JP JP32408090A patent/JPH04192055A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100395383B1 (ko) * | 1999-12-27 | 2003-08-21 | 마쯔시다덴기산교 가부시키가이샤 | 데이터 전송 장치 |
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