JPH04186660A - 半導体装置用パッケージ - Google Patents
半導体装置用パッケージInfo
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- JPH04186660A JPH04186660A JP2311849A JP31184990A JPH04186660A JP H04186660 A JPH04186660 A JP H04186660A JP 2311849 A JP2311849 A JP 2311849A JP 31184990 A JP31184990 A JP 31184990A JP H04186660 A JPH04186660 A JP H04186660A
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- JP
- Japan
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- hole
- wiring board
- degassing
- pin
- solder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置用バラゲージに関し、特にＰＧＡ型
半導体装置用パッケージに関する。
半導体装置用パッケージに関する。
従来この種の半導体装置用パッケージは、配線基板のス
ルーホールにピンを挿入し、半田付により固定する構造
となっていた。第２図はＰＧＡ型半導体装置の断面図、
第３図（ａ＞及び（ｂ）はそれぞれＰＧＡ基板を示す平
面図及び部分拡大断面図である。ピン２の周囲、及びス
トッパー１１の周囲には半田めっき層１２が設けられて
あり、半田付時に溶融し、半田付した半田がスルーホー
ル３とピン−２闇をはい上りピンが配線基板ＩＢに固定
される。半田付の前処理としてフラックスをピンに塗布
する。
ルーホールにピンを挿入し、半田付により固定する構造
となっていた。第２図はＰＧＡ型半導体装置の断面図、
第３図（ａ＞及び（ｂ）はそれぞれＰＧＡ基板を示す平
面図及び部分拡大断面図である。ピン２の周囲、及びス
トッパー１１の周囲には半田めっき層１２が設けられて
あり、半田付時に溶融し、半田付した半田がスルーホー
ル３とピン−２闇をはい上りピンが配線基板ＩＢに固定
される。半田付の前処理としてフラックスをピンに塗布
する。
上述した従来の半導体装置用パッケージの場合、ピンと
配線基板を固定するために行なう半田付時に、フラック
スから発生したガスが配線基板下１面にたまる、あるい
は配線基板とピン間の間隙を突沸的に上昇するために、
ピンの一部に半田付がされない、あるいは半田が配線基
板上面に飛散しスルーホール間を半田で短絡する等の欠
点がある。
配線基板を固定するために行なう半田付時に、フラック
スから発生したガスが配線基板下１面にたまる、あるい
は配線基板とピン間の間隙を突沸的に上昇するために、
ピンの一部に半田付がされない、あるいは半田が配線基
板上面に飛散しスルーホール間を半田で短絡する等の欠
点がある。
本発明は、配線基板のスルーホール内に挿入したピンを
半田により固定してなる半導体装置用バッケージにおい
て、前記配線基板にはピン挿入用のスルーホール以外に
ガス抜き用スルーホールを有するというものである。
半田により固定してなる半導体装置用バッケージにおい
て、前記配線基板にはピン挿入用のスルーホール以外に
ガス抜き用スルーホールを有するというものである。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すＰＧＡ基板の平面図で
ある。配線基板ＩＡにはピン挿入用のスルホール３があ
るが、その他に半田付時に発生したガスを基板上方に逃
がすためのガス抜きスルーホール１５が設けられている
。それ以外は従来と同じである。上述した様に、半田付
時に配線基板下面で発生するガスはガス抜きスルホール
１５を通して基板上方に逃散させられるなめに、ピンの
一部に半田付がされない、あるいは基板上面に突沸によ
り押し出された半田同志が短絡する等の不具合はなくな
る。
ある。配線基板ＩＡにはピン挿入用のスルホール３があ
るが、その他に半田付時に発生したガスを基板上方に逃
がすためのガス抜きスルーホール１５が設けられている
。それ以外は従来と同じである。上述した様に、半田付
時に配線基板下面で発生するガスはガス抜きスルホール
１５を通して基板上方に逃散させられるなめに、ピンの
一部に半田付がされない、あるいは基板上面に突沸によ
り押し出された半田同志が短絡する等の不具合はなくな
る。
なお、ガス抜きスルーホールは、通常のスルーホールの
ように、内面に導電膜を設ける必要はなく、単なる貫通
孔でよく、その大きさもピン挿入用のスルーホールに比
べて小さくてもよい。
ように、内面に導電膜を設ける必要はなく、単なる貫通
孔でよく、その大きさもピン挿入用のスルーホールに比
べて小さくてもよい。
以上説明したように本発明は、ガスを逃散させるための
ガス抜きスルーボールを配線基板に設けることによって
、リードの一部に半田が付かない、あるいは配線基板上
面で押し出された半田同志の短絡するのが防止されるの
で半導体装置の品質１歩留りが向上するという効果があ
る。
ガス抜きスルーボールを配線基板に設けることによって
、リードの一部に半田が付かない、あるいは配線基板上
面で押し出された半田同志の短絡するのが防止されるの
で半導体装置の品質１歩留りが向上するという効果があ
る。
第１図は本発明の一実施例を示すｐＧＡ（ピン・グリッ
ド・アレイ）基板の平面図、第２図はＰＧＡ型半導体装
置の断面図、第３図（ａ）及（ｂ）は従来例を示すＰＧ
Ａ基板の平面図及び部分拡大断面図である。 ＬＡ、ＩＢ・・・配線基板、２・・・ピン、３・・・ス
ルーホール、４・・・キャビティ部、５−１．５−２・
・・半田、６・・・キャップ、７・・半導体チップ、８
・・・樹脂、９・・・ボンディング線、１０・・・金め
つき層、１１・・・ストッパー、１２・・・半田めっき
層、１３・・・配線層、１４・・・インナーリード、１
５・・・ガス抜きスルーホール。
ド・アレイ）基板の平面図、第２図はＰＧＡ型半導体装
置の断面図、第３図（ａ）及（ｂ）は従来例を示すＰＧ
Ａ基板の平面図及び部分拡大断面図である。 ＬＡ、ＩＢ・・・配線基板、２・・・ピン、３・・・ス
ルーホール、４・・・キャビティ部、５−１．５−２・
・・半田、６・・・キャップ、７・・半導体チップ、８
・・・樹脂、９・・・ボンディング線、１０・・・金め
つき層、１１・・・ストッパー、１２・・・半田めっき
層、１３・・・配線層、１４・・・インナーリード、１
５・・・ガス抜きスルーホール。
Claims (1)
- 配線基板のスルーホール内に挿入したピンを半田により
固定してなる半導体装置用パッケージにおいて、前記配
線基板にはピン挿入用のスルーホール以外にガス抜き用
スルーホールを有することを特徴とする半導体装置用パ
ーケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2311849A JPH04186660A (ja) | 1990-11-16 | 1990-11-16 | 半導体装置用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2311849A JPH04186660A (ja) | 1990-11-16 | 1990-11-16 | 半導体装置用パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04186660A true JPH04186660A (ja) | 1992-07-03 |
Family
ID=18022155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2311849A Pending JPH04186660A (ja) | 1990-11-16 | 1990-11-16 | 半導体装置用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04186660A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6034441A (en) * | 1997-11-26 | 2000-03-07 | Lucent Technologies, Inc. | Overcast semiconductor package |
| US6528873B1 (en) * | 1996-01-16 | 2003-03-04 | Texas Instruments Incorporated | Ball grid assembly with solder columns |
-
1990
- 1990-11-16 JP JP2311849A patent/JPH04186660A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6528873B1 (en) * | 1996-01-16 | 2003-03-04 | Texas Instruments Incorporated | Ball grid assembly with solder columns |
| US6034441A (en) * | 1997-11-26 | 2000-03-07 | Lucent Technologies, Inc. | Overcast semiconductor package |
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