JPH0418328B2 - - Google Patents

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JPH0418328B2
JPH0418328B2 JP58133551A JP13355183A JPH0418328B2 JP H0418328 B2 JPH0418328 B2 JP H0418328B2 JP 58133551 A JP58133551 A JP 58133551A JP 13355183 A JP13355183 A JP 13355183A JP H0418328 B2 JPH0418328 B2 JP H0418328B2
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JP
Japan
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rom
vernier
processing system
digital processing
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JP58133551A
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Etsuchi Kyantoeru Robaato
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Raytheon Co
Original Assignee
Raytheon Co
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Publication date
Application filed by Raytheon Co filed Critical Raytheon Co
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Publication of JPH0418328B2 publication Critical patent/JPH0418328B2/ja
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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/02Digital function generators
    • G06F1/03Digital function generators working, at least partly, by table look-up
    • G06F1/035Reduction of table size
    • G06F1/0356Reduction of table size by using two or more smaller tables, e.g. addressed by parts of the argument
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01SRADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S7/00Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
    • G01S7/02Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S13/00
    • G01S7/28Details of pulse systems
    • G01S7/285Receivers
    • G01S7/292Extracting wanted echo-signals
    • G01S7/2923Extracting wanted echo-signals based on data belonging to a number of consecutive radar periods
    • G01S7/2927Extracting wanted echo-signals based on data belonging to a number of consecutive radar periods by deriving and controlling a threshold value
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2101/00Indexing scheme relating to the type of digital function generated
    • G06F2101/08Powers or roots
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2101/00Indexing scheme relating to the type of digital function generated
    • G06F2101/12Reciprocal functions

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  • Engineering & Computer Science (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Remote Sensing (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Bridges Or Land Bridges (AREA)
  • Debugging And Monitoring (AREA)
  • Exchange Systems With Centralized Control (AREA)
  • Complex Calculations (AREA)

Description

【発明の詳細な説明】
(技術分野) 本発明は、デイジタル処理装置に関し、更に詳
細には、所望の精度を維持しながらアドレス可能
メモリ位置の数を減少させ、それによつて数値ル
ツクアツプ・テーブル計算に必要なリードオンリ
メモリ(ROM)の数を減少させる方法及び装置
に関する。 (背景技術) 算術演算を行うためのメモリ・ルツクアツプ・
テーブルは当該技術分野において周知である。し
かし、メモリ位置の数又は必要とされるリードオ
ンリメモリ(ROM)の数は、技術の進歩に従つ
てROMの容量が増大しても制限すべきものであ
つた。 ROMの容量を減少させる各種方法が使用され
てきた。例えば、最下位ビツトの消去は必要な
ROM記憶を減少させるが、精度、時に小さな値
に対する精度が永久に失なわれてしまう。米国特
許第3735110号に記載される別の方法は、sin/
cosin発生器が角度に対してsin値だけを記憶する
ROMから構成している。これは、三角関数の同
一性を利用してcosin値を得ることによつてメモ
リ記憶位置の必要数を少なくしている。また、米
国特許第3917935号においては、数の大きさを表
わす入力データ・ビツトを、2つの入力数の大き
い方がシステム・ワードの最大容量によつて許容
されるものよりも小さいとき、より上位の値にシ
フトして、シフトされた高次のデータ・ビツトの
ある数だけをルツクアツプ・テーブルに対する入
力アドレスとして使用することによつて、メモリ
記憶容量を減少させている。この方法は、2つの
数の比の計算又はリニア・スケーリングに適用で
きるが、テーブル出力が比演算に使用され、ある
いは使用されなくとも数値テーブルには一般に適
用することができない。 ルツクアツプ・テーブル技術に加えて、ある数
の逆数を発見する別の方法が、減算、アンダーフ
ロー、再記録及びシフトを含む反復シーケンスか
ら成る試行錯誤によつて行なわれたが、この方法
は非常に遅いものであつた。米国特許第3648038
号においては、ロジツクとキヤリー・セイブ・ア
ダー・ツリー(carry−save−addertree)との組
合せを使用したフロー・スルー(flow−
through)技術を使つて逆数を得る方法が開示さ
れている。 (発明の概要) 本発明は、ここに、ROMルツクアツプ・テー
ブルの最小メモリ位置を使用してリニア(線形)
又は比線形数理演算を実行するバーニア・アドレ
ス装置の二つの実施例を示す。 1つの実施例は、必要なメモリ記憶を減少させ
るため複数のバーニア・アドレス・スケールから
成り第1入力データ・ワードを記憶するレジスタ
装置と、バーニア・アドレス・スケールに応答し
て、数値の量子化がROM装置に記憶されたデイ
ジタル・ワードのビツト長で決定される数理処理
に対し精度を上げた数値を記憶するROM装置
と、バーニア・アドレス・スケールと共動して
ROM装置内の数値の1つを選択するデコード装
置と、から構成される。バーニア・アドレス・ス
ケールは入力データ・ワードに沿つた複数のバー
ニア・アドレス位置から成り、各位置は複数のビ
ツトから成る。ROM装置は複数のROMから成
り、各々がバーニア・アドレス・スケールに応答
し、最上位位置ROM及び最下位位置ROMを有
する。ROM装置に記憶される数値は、各記憶位
置のROMアドレス+量子化レベルの1/2の逆数
から成り、前記数値の精度を上げている。前記逆
数には真の逆数をもたらす1を含む任意の値を有
する定数が乗算される。 もう1つの実施例は、第1入力データ・ワード
の2乗を得る第1マルチプライヤと、第2入力デ
ータの2乗を得る第2マルチプライヤと、第1及
び第2マルチプライヤの出力を加算する装置と、
複数のバーニア・アドレス・スケールから成りメ
モリ記憶必要量を減少させる加算装置からの出力
を記憶するレジスタ装置と、バーニア・アドレ
ス・スケールに応答して数理処理の精度を上げて
数値を記憶するROM装置であつて、その数値の
量子化がそのROMに記憶されたデイジタル・ワ
ードのビツト長によつて決定されるROM装置
と、バーニア・アドレス・スケールと共動して
ROM装置内の数値の1つを選択するデコーダで
あつて、その数値が加算された2乗値+量子化レ
ベルの1/2の加算値の平方根から成り数値の精度
を上げるデコーダ装置と、から構成される。バー
ニア・アドレス・スケールは、レジスタ装置に記
憶された出力を付加した加算器出力に沿つた複数
のバーニア・アドレス位置から成る。ROM装置
は各々がバーニア・アドレス・スケールに応答し
最上位位置ROM、中間位置ROM及び最上位位
置ROMを含む複数のROMから成る。 本発明は、更に、メモリ記憶必要量を減少させ
るための複数のバーニア・アドレス・スケールか
ら成る第1入力データ・ワードを記憶し、バーニ
ア・アドレス・スケールに応答してROM装置に
おける数理処理のための数値を記憶し、その数値
の量子化はROM装置に記憶されたデイジタル・
ワードのビツト長によつて決定され、ROM記憶
位置+量子化レベルの1/2の各々に対する逆数を
計算して前記数値の精度を上げ、その逆数に真の
逆数を与える1を含む任意値を有する定数が乗算
され、前記バーニア・アドレス・スケールと共動
するデコーダ装置によつてROM装置内の前記数
値の中から1つを選択する、ステツプから構成さ
れる、ROMルツクアツプ・テーブルを使用して
数理処理を行う方法を開示する。 本発明は、更に、第1マルチプライヤ装置を使
用して第1入力データ・ワードを2乗し、第2マ
ルチプライヤ装置を使用して第2入力データ・ワ
ードを2乗し、加算装置において前記第1及び第
2マルチプライヤの出力を加算し、レジスタ装置
において加算装置からの出力を記憶し、前記出力
は複数のバーニア・アドレス・スケールから成り
メモリ記憶必要量を減少させ、前記バーニア・ア
ドレス・スケールに応答してROM装置における
大きさを決定する数値を記憶し、その数値の量子
化がROM装置に記憶されたデイジタル・ワード
のビツト長によつて決定され、加算された2乗値
+量子化レベルの1/2の加算値の平方根を取るこ
とによつてROM装置の記憶位置の各々に対する
数値を計算してその数値の精度を上げ、バーニ
ア・アドレス・スケールと共動するデコーダによ
つてROM装置内の数値から1つを選択する、ス
テツプから構成される、2乗した値の加算の平方
根の大きさを決定する方法を開示する。 (実施例の説明) 第1図を参照すると、本発明によるバーニア・
アドレスを採用した逆数スケーリング装置のブロ
ツク図が示される。逆数スケーリング装置はデイ
ジタル信号処理装置ににおける虚偽アラーム制御
に使用することができる。Y入力42を表わす15
ビツト2進ワード(14−0)はYレジスタ20に
ロードされる。Yレジスタ20からの出力の4つ
の最上位ビツト(14−11)は出力イネーブル・デ
コーダ22に接続され、該デコーダは最下位位置
(LSP)逆数ROM26に代つて最上位位置
(MSP)逆数ROM24からいつデータが得られ
るかを決定する。Yレジスタ20の出力の11の最
上位ビツト(14−1)はMSP逆数ROM24をア
ドレスし、11の最下位ビツト(10−0)はLSP
逆数ROM26をアドレスする。これらのROM
に記憶されるデータはσN/Yで、σNはRMSノイ
ズ・レベル定数である。σN/Yの関数は無限の精
度を仮定している。有限長のレジスタ量子化によ
る精度の向上のため、ROMに記憶された実際の
データは1/2レベル(Level)量子化ステツプ法
を使用して丸めを行う。ROMに記憶される実際
のデータはσN/(Y+1/2レベル)である。各
ROMのYアドレスの真の逆数はσN=1即ち1/
Yのとき現われる。ROM24及び26の各々か
らの16ビツト出力はマルチプレクサ28の1つの
入力に接続される。マルチプレクサ28への第2
入力はレーダへの応用におけるある条件に対する
16ビツトのバイパス定数である。典型的バイパス
定数はY=σNである。マルチプレクサ28は、通
常、NORゲート29への入力にYパリテイ・エ
ラー信号46及びバイパス制御信号47が生じて
いないとき、ROM24及び26からの出力を選
択する。NORゲート29の出力はマルチプレク
サ28に接続され、該マルチプレクサをしてバイ
パス定数入力44を選択させる。 マルチプレクサ28の16ビツト出力はマルチプ
ライヤ40に接続される。マルチプライヤ40
は、マルチプレクサ28からσN/Y出力を受けて
記憶するσN/Yレジスタ30と、16ビツトのX入
力48を受けて記憶するXレジスタ32と、
(σN/Y)・(X)の乗算を行うマルチプライヤ・
アレイ34と、(σN/Y)・X出力49によつて表
わされる積を記憶する出力レジスタ36と、から
構成される。 マルチプライヤ40は、TRWによつて製造さ
れるMPY−16HJ LSIマルチプライヤを使用し
て実施することができ、該プライヤはマルチプラ
ヤ34に加えてσN/Yレジスサ30、Xレジスタ
32及び出力レジスタ36を含んでいる。出力イ
ネーブル・デコーダはLS20NANDゲート及び
LS240インバータ集積回路で実施することが
できる。MSP逆数ROM24及びLSP逆数ROM
26は、INTEL製の一対の2716プログラマブ
ル・リードオンリ・メモリで夫々実施することが
でき、該メモリは一緒で16最上位ビツト出力を供
給し、各2716ROMは1ワード当り8ビツトの
2048ワードとして組立てられる16384ビツトを有
する。マルチプレクサ28はLS157データセレク
タ/マルチプレクサ集積回路で実施すことができ
る。 第2図を参照すると、バーニア最下位位置
(LSP)ROMアドレス55、バーニア中間位置
(ISP)ROMアドレス56、及びバーニア最上位
位置(MSP)ROMアドレス57から成る3つの
位置のバーニア・アドレス・スケールが示され
る。逆数アドレス・ビツト52の4つの最上位ビ
ツト(MSB)54はデコードされて所望のROM
を動作可能にし、バーニア・アドレス位置内のビ
ツトはROM内の位置を直接アドレスする。第3
図は第1図に示す逆数スケーリングに使用される
2つのバーニア・アドレス・スケールを示す。最
下位位置ROMアドレスはビツト10〜0から成り
最上位位置ROMアドレスはビツト14〜4から成
る。2進小数点は12/3スケーリング(2進小数
点の左側を12桁、2進小数点の右側を3桁とする
スケーリング)に対してはビツト位置3と2との
間に、15/0スケーリング(2進小数点の左側を
15桁、2審小数点の右側を0桁とするスケーリン
グ)に対してはビツト位置0の後に置かれる。 バーニア・アドレス・スケールは数値ルツクア
ツプ・テーブルのアドレス可能メモリ位置の必要
数を減少させる手段を提供する。この方法は、ル
ツクアツプ・テーブルからのデータを使用する線
形及び非線形関数の精度を制限しない。要求され
る精度はスケーリング及び量子化レベル又は
ROMルツクアツプ・テーブル内の出力ビツト数
を決定する。この制限は、ROMテーブルをアド
レスするのに使用される入力データのスケーリン
グ及び量子化レベルと、ワード・サイズが増加す
るとき1つのROMテーブルから別のROMテー
ブルに移動するとき落すことが可能な最下位入力
ビツトの数と、を決定する。逆数、累乗、乗根、
対数、三角関数及び指数関数に対する数値テーブ
ル(表)の大きさは、精度を下げずにバーニア・
アドレス・スケールを使用して減少させることが
できる。 典型的なレーダへの応用において、受信信号は
整合フイルタによつて波され包絡線検波された
信号である。一定誤警報率(CFAR)処理は平均
妨害レベルYを想定し検波前に次の入力Xを正規
化する。正規化及び検波処理は σN/Y・XT で表わされ、ここで σN=レーダ受信機によつて設定されるRMSノイ
ズ・レベル Y=妨害レベルの平均数 X=受信信号レベル数 T=アラーム・スレツシヨルド スケールされた出力(第1図)は、現在の入力
XとσN/Yの積である。入力数Yは単一精度で逆
数σN/Yは商及び剰余を有する倍精度である。逆
数がレーダ受信機・ノイズレベル(σN)に対して
受信信号を正規化するのに使用され、その結果が
1より大きいとき、第4A及び4B図に示すよう
に1がPROMテーブルに記憶され信号を単位利
得で通過させる。バーニア・アドレス・スケール
の利点は任意の入力レベルYで関数が連続又は満
されることである。 レーダ応用では、妨害概算装置の時定数が1/2、
1/4及び1/8に対して3付加ビツトが必要になる。
スケールされるべき入力(X)は3つのLSBを
零にして左に位置調整した12ビツトである。入力
Xが10ビツト・データであるとき、2つのMSB
を零にして10又は12ビツト・データに対し同じ
ROMを使用することができる。正規化された出
力は12/3又は15/0スケーリングによつて概算
装置による量子化損を除去することができる。 第4A図は12/3スケーリングのための数Yに
対するσNを乗じた数Nの逆数のグラフで、逆数軸
上で等しい増分を有しない数Yの等しい増分のた
めに逆数に対して生じる誤差圧縮を示し、逆数は
数Yが大きくなるにしたがつて圧縮される。第4
B図は15/0スケーリングの信号レベルYに対す
る同様のグラフである。2進数システムに使用さ
れるスケーリングであるにもかかわらず、ROM
アドレスに記憶される数は同じ数値を有する。例
えば、NSP逆数ROM26に対し2進数Yを次の
様に仮定すると、
【表】 表1及び2は、定数σNを乗じた逆数に対して
MSP逆数ROM24及びLSP逆数ROM26に記
憶された残りの数を示す。また、これらの表に
は、各ROMに記憶される2048ワードに対する11
ビツト・アドレス・スケールと、15/0及び12/
3Yスケーリングに対する1/2レベルが示され、こ
れらは前述のROMに記憶される精度を改善す
る。 第4A図及び第4B図に示すように、1レベル
に対して示される信号レベルYの等しい増分は、
逆数軸上で変換された信号に対して等しいパーセ
ント誤差を有しない。これはすべての関数、原点
を通る直線に対しても正しい。小さい数、分数又
は整数は大きなパーセントの誤差を有する。最大
誤差は小さな数によつて設定され、誤差信号は信
号レベルYの関数として変化する。有効な誤差ゲ
インは大きな信号に対してよりも小さな信号に対
する方が大きい。誤差圧縮は、2K×8PROMで
PROM間の誤差を0.4パーセントよりも小さく維
持するのに2つだけが必要となる。小さい数に対
する誤差特性は第5図に示される。ノイズが12/
3でスケールされた2入力レベル又は15/0でス
ケールされた16入力レベルにあるとき、量子化の
ための3付加ビツトは最大誤差を3パーセントに
減少させる。概算装置の量子化に対し3ビツトを
加えることは1ビツト当り6dbだけパーセント誤
差を減少させる。この構成の利点は、最大誤差が
スケールされた出力に対し保持されるワード・サ
イズ及びビツト数によつて設定されることであ
る。第5図の2つのスケール、12/3及び15/0
は、量子化誤差を減少させる方法がシステム・ノ
イズ・レベルを増加させ、又は量子化のビツト数
(ここでは3)を増加させることを示している。 σNが1に等しい場合、出力テーブルは真の逆数
テーブルとなる。バーニア・アドレス・スケーリ
ングの利点は、この方法はあらゆる入力ワード長
にも適用でき、また出力関数はROMをアドレス
するのに使用される入力レベルに従つて真又は適
合性のあるものとなることである。 ROMに対する入力信号又はアドレスは有限数
の量子化レベルのみを有する。最小ステツプは1
レベル又は1量子化ステツプQである。付加ビツ
トが丸めに対し使用できないとき、誤差信号はQ
に等しいか、それより小さい。変換された出力が
第4A,4B及び5図に示すように、入力信号レ
ベル+最小レベルの1/2又は量子化ステツプQ/
2の1/2を使用するとき、誤差信号は50%減少し、
ROMに記憶された数値の精度を上昇させる。誤
差はQ/2以下で、−Q/2以上である。この方
法は、第8A,8B図に示すように誤差関数を切
りすてに対する確率関数Pt(e)から丸めに対する
確率関数Pr(e)に変換する。第5,9A及び9B
に示すように、ROM内の切りすてよりも丸めら
れた数を記憶する1/2レベル方法が誤差を50パー
セント減少させる。第9A図は、量子化レベルの
数が増加するに従つて切りすて誤差が小さくなる
ことを示し、第9B図は丸め誤差は第9A図の切
りすて誤差よりも50%小さくなり、またそれは量
子化レベルが上昇するに従つて減少することを示
す。 ここで第6図を参照すると、バーニア・アドレ
ス装置から成る本発明の他の実施例が示される。
この実施例はデイジタル包絡線検波器である。包
絡線検波器は複素数の大きさ(マグニチユード)
を決定し、数が大きくなるに従つて誤差圧縮によ
る精度改善を受け、更に精度は第9A及び9B図
に示すように丸めのための1/2レベル量子化ステ
ツプ方法を使用することによつて改善される。最
大誤差は、大きさを発生するために使用される近
似によつてではなく、出力の大きさに対し保持さ
れるビツト数によつて決定される。要求される精
度は出力ビツトの数を決定し、この制限が、ワー
ド・サイズが増大するに従つて1つのROMテー
ブルから次のROMテーブルに移行するとき落さ
れ得る最下位ビツト数を決定する。マルチプライ
ヤ60にはI入力61が与えられ、マルチプライ
ヤ62にQ入力63が与えられる。両方のマルチ
プライヤは12×12ビツト・マルチプライヤで、各
入力I及びQの2乗を発生する。マルチプライヤ
60の出力I2は加算器64の1入力に接続され、
マルチプライヤ62の出力Q2は加算器64の他
の入力に接続される。加算器64は23ビツトの最
大和I2+Q2を発生し、23ビツトの和I2+Q3は、オ
ーバーフローを示し、最上位位置(MSP)ROM
70をアドレスするのに使用され、オーバーフロ
ーが生じたとき最大の大きさを発生する。レーダ
への応用におけるコヒーレント信号処理は、I又
はQ成分の大きさの最大値に前記最大の大きさを
等しくさせる。加算器64からの23ビツト出力は
和レジスタ66に記憶される。和レジスタ66の
23ビツト出力は、MSP ROM70、ISP ROM
72及びLSP ROM74に対する3つのバーニ
ア・スケール・アドレスを供給する。第7図に示
すように、バーニアISP ROMアドレスは和レジ
スタ66の最初の5ビツト出力を消去し、バーニ
アMSP ROMアドレスは付加的7ビツトを消去
する。バーニアLSP ROMアドレスによつて表わ
されるより小さい数は、最大誤差を決定し、バー
ニア・アドレス・スケールが高次のアドレス
ROMに移動するに従つてより低次のビツトを除
去することを可能にする。和レジスタ66の23ビ
ツト出力は第7図に示すようにROM70,72
及び74に接続される。ビツト10−0はLSP
ROM74の11ビツト・アドレス入力に、ビツト
15−5はISP ROM72の11ビツト・アドレス入
力に、そしてビツト22−12はMSP ROM70の
11ビツト・アドレス入力に接続される。表3、4
及び5はMSP ROM70、ISP ROM72及び
LSP ROM74に記憶されるマグニチユード数で
ある。また、表には各ROMに記憶される2048ワ
ードに対する11ビツト・アドレス・スケール及び
Yに対する1/2レベルが示させ、ROMに記憶さ
れた数の精度を改善している。和レジスタ66の
12最上位ビツト(22〜11)出力はデコードされ、
どのROMがマグニチユード出力に対して付勢さ
れるかを決定する。LSP ROM74は、ビツト22
〜11がすべて論理0のとき選択され、ISP
ROM72はビツト15及び11間の高次ビツトに論理
1が設定されるとき選択され、MSP ROM70
はビツト22及び16間の高次ビツトに論理1が設定
されるとき選択される。MSP ROM70、ISP
ROM72又はLSP ROM74の出力は、マグニ
チユード・レジスタ76に接続され、該レジスタ
はマグニチユード出力を記憶する。 再び、第6図において、マルチプライヤ60及
び62はTRW製のMPY−12HJを使用して実施
することができる。加算器66はLS374集積
回路で実現でき、出力イネーブル・デコーダ68
はLS260、LS02及びLS00集積回路で実現
できる。MSR ROM70、ISP ROM72及び
LSP ROM74はインテル製2716プログラマ
ブル・リードオンリ・メモリで実施することがで
き、各2716ROMは1ワード当り2048ワード×8
ビツトに組み立てられる16384ビツトから成る。
図において、マグニチユードに対してはN=12と
され、マグニチユードの対数に対してはN=8に
される。 以上、本発明を実施例に従つて説明したが、本
発明の範囲内において多くの変更及び修正が可能
であることは当業者には明らかである。例えば、
逆数スケーリングに関し、Yレジスタの長さを
12、15、20又は24ビツトにすることができる。ま
た、複素数の大きさ(マグニチユード)を決定す
る装置に関し、I入力61及びQ入力63のデー
タをマルチプライヤのビツト長に対応させながら
12、16、20又は24ビツトにすることができる。更
に、2つの実施例において、適用するものによつ
てMワード×Nビツトに構成した任意のサイズの
ROMを使用することができる。レーダへの適用
に対しては選択されるROMは2048ワード×8ビ
ツトであつた。
【表】
↑ ↑

Claims (1)

  1. 【特許請求の範囲】 1 メモリの記憶要件を減少させるため複数のバ
    ーニア・アドレス・スケールを含む第1入力デー
    タ・ワードを記憶するレジスタ手段と、 精度を上げた状態で数値を記憶するROM手段
    であつて、前記数値の量子化が前記ROM手段に
    記憶されたデイジタル・ワードのビツト長と各記
    憶位置のROMアドレスに量子化レベルの1/2を
    プラスした値とによつて決定され、前記複数のバ
    ーニア・アドレス・スケールの第1部分に結合さ
    れる第1部分及び前記複数のバーニア・アドレ
    ス・スケールの第2部分に結合される第2の異な
    る部分を有するROM手段と、 前記ROM手段の一部分であつて、前記バーニ
    ア・アドレス・スケールの1つによつてアドレス
    される部分から出力を選択するROMデコード手
    段と、 から構成されるデイジタル処理システム。 2 前記バーニア・アドレス・スケールが前記入
    力データ・ワードに沿つた複数のバーニア・アド
    レス位置を含み、その各位置が複数のビツトから
    なる、特許請求の範囲第1項記載のデイジタル処
    理システム。 3 前記ROM手段に記憶された前記数値が定数
    を乗じた複数の逆数からなり、前記定数が真の逆
    数値を与える1を含む任意の数である、特許請求
    の範囲第1項記載のデイジタル処理システム。 4 前記定数がレーダ受信機において設定される
    RMSノイズ・レベルによつて決定される、特許
    請求の範囲第3項記載のデイジタル処理システ
    ム。 5 前記バーニア・アドレス・スケールの前記第
    1部分に応答する前記ROM手段が最上位位置
    ROMからなる、特許請求の範囲第1項記載のデ
    イジタル処理システム。 6 前記バーニア・アドレス・スケールの前記第
    2部分に応答する前記ROM手段が最下位位置
    ROMからなる、特許請求の範囲第1項記載のデ
    イジタル処理システム。 7 メモリの記憶要件を減少させるため複数のバ
    ーニア・アドレス・スケールを含む第1入力デー
    タ・ワードを記憶するレジスタ手段と、 前記バーニア・アドレス・スケールに応答し
    て、数理処理の精度を上げた状態で数値を記憶す
    るROM手段であつて、前記数値の量子化が前記
    ROM手段に記憶されたデイジタル・ワードのビ
    ツト長と各記憶位置のROMアドレスに量子化レ
    ベルの1/2をプラスした値とによつて決定される
    ROM手段と、 前記ROM手段の一部分を選択するデコード手
    段であつて、前記一部分が前記バーニア・アドレ
    ス・スケールの1つによつてアドレスされ前記
    ROM手段における数値の1つを選択するデコー
    ド手段と、 前記ROM手段又は第2の入力データ・ワード
    源から1つのデータ・ワードを選択するマルチプ
    レクサ手段と、 前記マルチプレクサ手段からのデータ・ワード
    に第3の入力データ・ワードを乗算するマルチプ
    ライヤ手段と、 から構成されるデイジタル処理システム。 8 前記バーニア・アドレス・スケールが前記入
    力データ・ワードに沿つた複数のバーニア・アド
    レス位置を含み、その各位置が複数のビツトから
    なる、特許請求の範囲第7項記載のデイジタル処
    理システム。 9 前記ROM手段に記憶された前記数値が定数
    を乗じた複数の逆数からなり、前記定数が真の逆
    数値を与える1を含む任意の数である、特許請求
    の範囲第7項記載のデイジタル処理システム。 10 前記定数がレーダ受信機において設定され
    るRMSノイズ・レベルによつて決定される、特
    許請求の範囲第9項記載のデイジタル処理システ
    ム。 11 前記バーニア・アドレス・スケールに応答
    する前記ROM手段が最上位位置ROMからなる、
    特許請求の範囲第7項記載のデイジタル処理シス
    テム。 12 前記バーニア・アドレス・スケールに応答
    する前記ROM手段が最下位位置ROMからなる、
    特許請求の範囲第7項記載のデイジタル処理シス
    テム。 13 前記マルチプレクサ手段がバイパス定数を
    選択する制御手段を含む特許請求の範囲第7項記
    載のデイジタル処理システム。 14 前記マルチプライヤ手段が前記第3入力デ
    ータ・ワードに対してスケーリング機能を行う特
    許請求の範囲第7項記載のデイジタル処理システ
    ム。 15 前記マルチプライヤ手段が複数の記憶レジ
    スタ及びマルチプライヤ・アレイを含み、前記第
    3入力データ・ワードに対するスケーリング機能
    を行う、特許請求の範囲第7項記載のデイジタル
    処理システム。 16 メモリの記憶要件を減少させるため複数の
    バーニア・アドレス・スケールを含む第1入力デ
    ータ・ワードを記憶するレジスタ手段と、 数値を記憶するROM手段であつて、前記数値
    の量子化が前記ROM手段に記憶されたデイジタ
    ル・ワードのビツト長によつて決定され、前記複
    数のバーニア・アドレス・スケールの第1部分に
    結合される第1部分及び前記複数のバーニア・ア
    ドレス・スケールの第2部分に結合される第2の
    異なる部分を有するROM手段と、を含み、 前記数値は該数値の精度を上げるため各記憶位
    置のROMアドレスに量子化レベルの1/2をプラ
    スした和の逆数からなり、前記逆数が真の逆数値
    を与える1を含む任意の値を有する定数で乗算さ
    れ、更に、 前記ROM手段の一部分であつて、前記バーニ
    ア・アドレス・スケールの1つによつてアドレス
    される部分から出力を選択するROMデコード手
    段を、 含むデイジタル処理システム。 17 前記バーニア・アドレス・スケールが前記
    入力データ・ワードに沿つた複数のバーニア・ア
    ドレス位置を含み、その各位置が複数のビツトか
    らなる、特許請求の範囲第16項記載のデイジタ
    ル処理システム。 18 前記バーニア・アドレス・スケールの前記
    第1部分に応答する前記ROM手段が最上位位置
    ROMからなる、特許請求の範囲第16項記載の
    デイジタル処理システム。 19 前記バーニア・アドレス・スケールの前記
    第2部分に応答する前記ROM手段が最下位位置
    ROMからなる、特許請求の範囲第16項記載の
    デイジタル処理システム。 20 メモリの記憶要件を減少させるため複数の
    バーニア・アドレス・スケールを含む第1入力デ
    ータ・ワードを記憶するレジスタ手段と、 前記バーニア・アドレス・スケールに応答し
    て、数理処理のため数値を記憶するROM手段で
    あつて、前記数値の量子化が前記ROM手段に記
    憶されるデイジタル・ワードのビツト長によつて
    決定されるROM手段と、を含み、 前記数値は該数値の精度を上げるため各記憶位
    置のROMアドレスに量子化レベルの1/2をプラ
    スした逆数からなり、前記逆数が真の逆数値を与
    える1を含む任意の値を有する定数で乗算され、
    更に、 前記ROM手段の一部分を選択するデコード手
    段であつて、前記一部分が前記バーニア・アドレ
    ス・スケールの1つによつてアドレスされ前記
    ROM手段における数値の1つを選択するデコー
    ド手段と、 前記ROM手段又は第2の入力データ・ワード
    源から1つのデータ・ワードを選択するマルチプ
    レクサ手段と、 前記マルチプレクサ手段からのデータ・ワード
    に第3の入力データ・ワードを乗算するマルチプ
    ライヤ手段と、 から構成されるデイジタル処理システム。 21 前記バーニア・アドレス・スケールが前記
    入力データ・ワードに沿つた複数のバーニア・ア
    ドレス位置を含み、その各位置が複数のビツトか
    らなる、特許請求の範囲第20項記載のデイジタ
    ル処理システム。 22 前記バーニア・アドレス・スケールに応答
    する前記ROM手段が最上位位置ROMからなる、
    特許請求の範囲第20項記載のデイジタル処理シ
    ステム。 23 前記バーニア・アドレス・スケールに応答
    する前記ROM手段が最下位位置ROMからなる、
    特許請求の範囲第20項記載のデイジタル処理シ
    ステム。 24 前記マルチプレクサ手段がバイパス定数を
    選択する制御手段を含む特許請求の範囲第20項
    記載のデイジタル処理システム。 25 前記マルチプライヤ手段が前記第3入力デ
    ータ・ワードに対してスケーリング機能を行う特
    許請求の範囲第20項記載のデイジタル処理シス
    テム。 26 前記マルチプライヤ手段が複数の記憶レジ
    スタ及びマルチプライヤ・アレイを含み、前記第
    3入力データ・ワードに対するスケーリング機能
    を行う、特許請求の範囲第20項記載のデイジタ
    ル処理システム。 27 ROMルツクアツプ・テーブルを使用して
    数理処理を行う方法であつて、 メモリの記憶要件を減少させるため複数のバー
    ニア・アドレス・スケールを含む第1入力デー
    タ・ワードをレジスタ手段に記憶し、 前記バーニア・アドレス・スケールに応答する
    ROM手段において前記数理処理のため数値を記
    憶し、前記数値の量子化が前記ROM手段に記憶
    されるデイジタル・ワードのビツト長によつて決
    定され、 前記数値の精度を上げるため各記憶位置の
    ROMアドレスに量子化レベルの1/2をプラスし
    た逆数をとることによつて前記数値を計算し、前
    記逆数が真の逆数値を与える1を含む任意の値を
    有する定数で乗算され、 前記ROM手段の一部分であつて、前記バーニ
    ア・アドレス・スケールの1つによりアドレスさ
    れる部分を選択するデコード手段によつて前記
    ROM手段において前記数値を選択する、 ステツプから構成される方法。 28 前記バーニア・アドレス・スケールが前記
    入力データ・ワードに沿つた複数のバーニア・ア
    ドレス位置を含み、その各位置が複数のビツトか
    らなる、特許請求の範囲第27項記載の方法。 29 前記ROM手段において数値を記憶するス
    テツプが最上位位置ROMを含む、特許請求の範
    囲第27項記載の方法。 30 前記ROM手段において数値を記憶するス
    テツプが最下位位置ROMを含む、特許請求の範
    囲第27項記載の方法。 31 第1入力データ・ワードの2乗を得る第1
    マルチプライヤ手段と、 第2入力データ・ワードの2乗を得る第2マル
    チプライヤ手段と、 前記第1マルチプライヤ手段と第2マルチプラ
    イヤ手段の出力を一緒に加算する手段と、 メモリの記憶要件を減少させるため複数のバー
    ニア・アドレス・スケールを含む前記出力を前記
    加算手段から記憶するレジスタ手段と、 前記レジスタ手段に結合され前記バーニア・ア
    ドレス・スケールに応答して、数値を記憶する
    ROM手段であつて、前記数値の量子化が前記
    ROM手段に記憶されるデイジタル・ワードのビ
    ツト長によつて決定され、前記複数のバーニア・
    アドレス・スケールの第1部分に結合される第1
    部分、前記複数のバーニア・アドレス・スケール
    の第2部分に結合される第2部分、及びバーニ
    ア・アドレス・スケールの第3部分に結合される
    第3部分を有するROM手段と、 前記ROM手段の一部分であつて、前記バーニ
    ア・アドレス・スケールの1つによつてアドレス
    される部分から出力を選択するROMデコード手
    段と、 から構成され、前記ROM手段内の前記数値が該
    数値の精度を上げるため加算された2乗値に量子
    化レベルの1/2をプラスした和の平方根を含む、
    デイジタル処理システム。 32 前記バーニア・アドレス・スケールが前記
    レジスタに記憶された加算出力に沿つた複数のバ
    ーニア・アドレス位置を含む、特許請求の範囲第
    31項記載のデイジタル処理システム。 33 前記バーニア・アドレス・スケールの前記
    第1部分に応答する前記ROM手段が最上位位置
    ROMからなる、特許請求の範囲第31項記載の
    デイジタル処理システム。 34 前記バーニア・アドレス・スケールの前記
    第2部分に応答する前記ROM手段が中間位置
    ROMからなる、特許請求の範囲第31項記載の
    デイジタル処理システム。 35 前記バーニア・アドレス・スケールの前記
    第3部分に応答する前記ROM手段が最下位位置
    ROMからなる、特許請求の範囲第31項記載の
    デイジタル処理システム。 36 第1入力データ・ワードの2乗を得る第1
    マルチプライヤ手段と、 第2入力データ・ワードの2乗を得る第2マル
    チプライヤ手段と、 前記第1マルチプライヤ手段と第2マルチプラ
    イヤ手段の出力を一緒に加算する手段と、 メモリの記憶要件を減少させるため複数のバー
    ニア・アドレス・スケールを含む前記出力を前記
    加算手段から記憶する第1レジスタ手段と、 前記レジスタ手段に結合され前記バーニア・ア
    ドレス・スケールに応答して、数値を記憶する
    ROM手段であつて、前記数値の量子化が前記
    ROM手段に記憶されるデイジタル・ワードのビ
    ツト長によつて決定され、前記複数のバーニア・
    アドレス・スケールの第1部分に結合される第1
    部分、前記複数のバーニア・アドレス・スケール
    の第2部分に結合される第2部分、及びバーニ
    ア・アドレス・スケールの第3部分に結合される
    第3部分を有するROM手段と、 前記ROM手段の一部分であつて、前記バーニ
    ア・アドレス・スケールの1つによつてアドレス
    される部分から出力を選択するROMデコード手
    段と、 前記ROM手段から選択された数値を記憶する
    第2レジスタ手段と、 から構成され、前記ROM手段内の前記数値が該
    数値の精度を上げるため加算された2乗値に量子
    化レベルの1/2をプラスした和の平方根を含む、
    デイジタル処理システム。 37 前記バーニア・アドレス・スケールが前記
    レジスタに記憶された加算出力に沿つた複数のバ
    ーニア・アドレス位置を含む、特許請求の範囲第
    36項記載のデイジタル処理システム。 38 前記バーニア・アドレス・スケールの前記
    第1部分に応答する前記ROM手段が最上位位置
    ROMからなる、特許請求の範囲第36項記載の
    デイジタル処理システム。 39 前記バーニア・アドレス・スケールの前記
    第2部分に応答する前記ROM手段が中間位置
    ROMからなる、特許請求の範囲第36項記載の
    デイジタル処理システム。 40 前記バーニア・アドレス・スケールの前記
    第3部分に応答する前記ROM手段が最下位位置
    ROMからなる、特許請求の範囲第36項記載に
    デイジタル処理システム。 41 前記加算手段が、エラー状態を識別するた
    めのオーバーフロー・ビツトを含み、前記ROM
    手段からのマグニチユードを前記最上位位置
    ROMから許容できる最大値に制限する、特許請
    求の範囲第36項記載のデイジタル処理システ
    ム。 42 2乗された値の和の平方根の大きさを決定
    する方法であつて、 第1マルチプライヤ手段を使用して第1入力デ
    ータ・ワードを2乗し、 第2マルチプライヤ手段を使用して第2入力デ
    ータ・ワードを2乗し、 加算手段において前記第1及び第2マルチプラ
    イヤ手段からの出力を加算し、 レジスタ手段に前記加算手段からの出力を記憶
    し、前記出力がメモリの記憶要件を減少させるた
    め複数のバーニア・アドレス・スケールを含み、 前記バーニア・アドレス・スケールに応答する
    ROM手段に前記大きさを決定するための数値を
    記憶し、前記数値の量子化が前記ROM手段に記
    憶されるデイジタル・ワードのビツト長によつて
    決定され、 数値の精度を上げるため加算された2乗値に量
    子化レベルの1/2をプラスした和の平方根をとる
    ことによつて、前記ROM手段の記憶位置の各々
    に対する数値を計算し、 前記ROM手段の前記バーニア・アドレス・ス
    ケールによつてアドレスされた部分からデコード
    手段によつて出力を選択する、 ステツプから構成される方法。 43 前記バーニア・アドレス・スケールが前記
    レジスタ手段に記憶された加算出力に沿つた複数
    のバーニア・アドレス位置を含む、特許請求の範
    囲第42項記載の方法。 44 前記ROM手段に数値を記憶するステツプ
    が最上位位置ROMを含む、特許請求の範囲第4
    2項記載の方法。 45 前記第1及び第2マルチプライヤ手段から
    の出力を加算するステツプが、エラー状態を識別
    するためのオーバーフロー・ビツトを含み、前記
    ROM手段からのマグニチユードを前記最上位位
    置ROMから許容できる最大値に制限することを
    含む、特許請求の範囲第44項記載の方法。 46 前記ROM手段に数値を記憶するステツプ
    が中間位置ROMを含む、特許請求の範囲第42
    項記載の方法。 47 前記ROM手段に数値を記憶するステツプ
    が最下位位置ROMを含む、特許請求の範囲第4
    2項記載の方法。
JP58133551A 1982-07-21 1983-07-21 デイジタル処理装置 Granted JPS5933523A (ja)

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US06/400,330 US4636973A (en) 1982-07-21 1982-07-21 Vernier addressing apparatus

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